Bytte mellom klokkesignaler

[Dr_VingTor]

Et aldri så lite design problem her... Holder på å designe en krets som inneholder en klokkekontroller. Kretsen består av 2 hoveddeler, den ene kjører alltid på en bestemt klokkehastighet (lav hastighet), mens den andre kjører på en høy hastighet eller den samme lave hastigheten som den andre avhengig av kontrollsignaler fra den trege delen.

 

problemet er når jeg skal bytte mellom de to klokkesignalene til den raske delen av kretsen. Glitching på klokkesignalet gjør at kretsen kjører en klokkesykel for mye i simulatoren, men i virkeligheten er det vanskelig å si hva som skjer... jeg kan med andre ord ikke ha glitching på klokka i systemet mitt, så jeg lurer på om det er noen som har forslag eller linker til dokumenter som beskriver hvordan en kan unngå glitching på klokkesignalet når det skiftes mellom to klokker.

(har fått det til å funke sånn delvis, men ikke helt, bruker en latch for å kontrollere en mux, men vet ikke om det er den beste/korrekte måten å gjøre det på)

[Zalo Ultra]

jobber du i verilog eller vhdl?

[Dr_VingTor]

verilog, men kan begge språkene, så klarer fint å konverter vhdl til verilog selv.

 

fant fant nettopp en patent dokument som kanskje kan hjelpe litt, men kom gjerne med forslag enda...

[Zalo Ultra]

vel, jeg kan bare vhdl, så tror ikke jeg vil komme til å forstå din verilog-kode...

 

spar deg bryet med å oversette til vhdl, for all del:)