Tid for Barcelona i sommer

[leifeinar]

her var det mye spennende ja, er det blitt antydet noe mere spesifikt enn i sommer?

[Simen1]

De fleste hintingene og indikasjonene går til begynnelsen av juli.

[efikkan]

En del kilder sier juli ja, men hvor raskt de blir tilgjengelig i stor skala er en annen sak.

[Theo343]

Jeg er mer spent på hva som skjer på AM2+ siden... vil AM2+ sokkelen komme samtidig som Barcelona? Har vært helt stille rundt sokkelen.

[Quintero]

Jeg er mer spent på hva som skjer på AM2+ siden... vil AM2+ sokkelen komme samtidig som Barcelona? Har vært helt stille rundt sokkelen.

8512083[/snapback]

Barcelona er strengt tatt navnet på server-varianten, og den vil altså kun komme til socket F+. Ettersom jeg har inntrykk av vil server-produktene vil komme en god stund før AM2+ hovedkort og prosessorer.

 

Men flisespikkingen til side, K10 til desktop skal lanseres samtidig med socket AM2+. De nye soklene blir jo de første til å nyttegjøre HT 3.0, split power-planes osv.

 

Angående kompatibiliteten mellom AM2 og AM2+ ser dette ut til å ha blitt endelig bekreftet

 

Når det gjelder ytelse er vel de eneste ulempene ved å bruke gamle hovedkort at HT klokkes ned (neppe viktig), og visstnok at minnekontrolleren vil ikke bli maksimalt utnyttet, noe som kan få *litt* betydning:

 

The integrated memory controller (IMC) will get a few new features in the K10 core. When utilizing multiple memory modules, along with proper BIOS implementation and mainboard routing, the IMC can access memory in 64-bit channels (72-bit if you use ECC). This way it is possible to read and write data simultaneously, or improve efficiency for irregular access patterns which increasingly occur in a quad-core environment. This feature is available on AM2+ and F+ boards; on "old“ socket AM2 and F boards the usual 128-bit dual-channel mode is available.

http://www.dailytech.com/article.aspx?newsid=6918

[Theo343]

suveren info Quintero

[Simen1]

Quintero: Hvorfor brukes kun 128bit dual channel mode på AM2 hvis de nye prosessorene med de nye IMC'ene støtter individuell behandling av minnekanalene?

 

Er det noen fysiske begrensninger på hovedkortene som gjør at minnekanalene ikke kan arbeide uavhengig?

[Quintero]

Quintero: Hvorfor brukes kun 128bit dual channel mode på AM2 hvis de nye prosessorene med de nye IMC'ene støtter individuell behandling av minnekanalene?

 

Er det noen fysiske begrensninger på hovedkortene som gjør at minnekanalene ikke kan arbeide uavhengig?

8512924[/snapback]

Dette har jeg lurt litt på selv, og tar det nærmest som en selvfølge at det ikke er relatert til hverken HyperTransport eller Split power planes.

 

En ting er ihvertfall sikkert: For at to kontrollere skal kunne adressere ("kommandere") hver sin kanal samtidig, vil det kreve to uavhengige sett med adresse-pinner. Til nå har det jo bare vært to datakanaler som responderer på akkurat samme kommandoer, fordi det på en måte er to kopier av hver adresse - en for hver kanal, hvor bare selve data-innholdet er forskjellig imellom dem, og overføres over to adskilte databusser.

 

I og med at antallet pinner ikke økes i overgangen fra AM2 til AM2+, finner jeg det ganske sannsynlig at følgende design-element har noe med saken å gjøre:

 

2.5.2.1 Memory Pin Interface

 

Some processor pin names have ‘A’ and ‘B’ suffixes. This is a way to distinguish between two otherwise functionally identical pins that exist as multiple redundant pins to accommodate loading. This is normally the case for address and control pins in unbuffered systems. MEMBANKB[1:0] and MEMADDB[13:0] are different in that they are not logically redundant with their ‘A’ signal counterparts. During precharges, activates, reads and writes, MEMBANKB[1:0] is logically inverted from MEMBANKA[1:0], and MEMADDB[13:0] is inverted from MEMADDA[13:0].

Det finnes altså allerede to sett med pinner, hvor det ene er "overflødig". På "gamle" hovedkort er de trolig koblet på en måte som forhindrer dem fra å kunne fungere selvstendig, ettersom alle slotene var ment til å forholde seg til én enkelt kontroller.

 

Så jeg må bare tippe at disse to pin-settene nå har gjennomgått en mindre forandring slik at to uavhengige kontrollere kan benytte dem til å sende hver sine kommandoer samtidig. Dette er ihvertfall den beste idéen jeg har.

[Theo343]

Dette er K10, hva med K8L?

[Simen1]

Dette er K10, hva med K8L?

8513782[/snapback]

Det er ca et halvt år siden det ble avslørt at AMDs neste generasjons prosessorer ikke hadde kodenavnet K8L internt hos AMD, men K10. K8L var et navn media trodde var kodenavnet til den nye generasjonen. I ettertid har det vist seg at K8L egentlig var kodenavnet sto for K8 Low voltage, som senere fikk produktnavnet Turion64.

 

AMD explains K8L misnomer

[Theo343]

Hmm jeg mener det har vært skrevet om både K8L og K10 samtidig, men ok Et halvt år siden? 3mnd kanskje. Men japps jeg har nok gått glipp av denne store forklaringen, evt blandet kortene igjen i ettertid.

 

Husker det også var forvirring med at "K8L" skulle komme når 65nm skulle komme.

Endret 1. mai 2007 av Theo343

[Simen1]

Ups, i underkant av 3 måneder var det ja. Glemte å sjekke datoen og skrev bare det jeg hadde på følelsen av.

[Theo343]

Ups, i underkant av 3 måneder var det ja. Glemte å sjekke datoen og skrev bare det jeg hadde på følelsen av.

8514639[/snapback]

"ille" nok hehe

[Quintero]

Det er så mye nyheter om K10 om dagen - vi skulle vel egentlig hatt en generell sticky om emnet. Nå finnes det jo bare noen utdaterte, forlatte tråder, så jeg poster like gjerne her.

 

 

AMD har nylig uttalt seg om det som kommer etter første generasjons K10, hvor 45 nm og mer cache er foreløpige stikkord. Det er fortsatt dårlig med ytterligere detaljer om transistor-teknologi. DDR3-støtten ser som ventet ut til å komme til sommeren neste år, men når det gjelder kompatibiliteten mellom AM3 i forhold til AM2 og AM2+ kan vi visst ikke regne med å kunne bruke AM3-prosessorer i AM2(+) hovedkort...

In the second half of 2008, AMD will begin to migrate its K10 architecture to the 45nm node. AMD explicitly to mentions that its 45nm process technology utilizes silicon-on-insulator (SOI).  Intel's 45nm process node, slated for introduction later this year, uses conventional CMOS process technology.

 

The halo AMD 45nm chip, Deneb FX, shares the same functionality as its 65nm counterpart, Agena. Both families incorporate native quad-core designs and shared-L3 cache support.  Deneb FX goes one step further, adding support for DDR3 on the integrated memory controller.

 

However, the bulk of AMD's 45nm quad-core offerings will come with the Deneb (non-FX) family. AMD suggests Deneb will be the first processor on the new AM3 socket. Previous AMD documentation indicated that AM2 and AM3 would be forward/backward compatible -- yet AMD engineers claim the AM3 alluded to in 2006 is not the same AM3 referenced in the 2008 launch schedule.

 

"At the time AM3 was the likely candidate to become AM2+," claimed one field application engineer familiar with AMD's socket migration. "[AMD] wanted to keep the socket name associated with DDR2 memory and backwards compatibility, but AM3 emphasizes DDR3 support."

 

After Deneb, and closer to 2009, AMD's guidance states that 45nm Propus and Regor will replace the 65nm Kuma and Rana mid-range products. Propus is very similar to Deneb: 45nm, shared L3 cache, AM3 package.  However, Propus will only feature two cores. Regor is identical to Propus, but will not include shared-L3 cache support.

 

AMD's low-end single core Athlon 64 and Sempron appear consolidated with the introduction of the Sargas family. Sargas is an optical shrink of the 65nm Spica core, with the addition of DDR3 support and AM3 packaging.  AMD's ultra-low end Sparta-family, slated for introduction this year to replace the Manila-family Semprons, has no successor.

 

AMD product managers are keeping details of their 45nm technology close. However, this past January AMD and IBM jointly announced plans for high-k, metal gate transistors on future 45nm and 32nm processors.

 

This past February, AMD senior vice president of technology development Douglas Grose claimed the company is still anticipating whether or not it will use high-k metal gate technology in later 45nm revisions or if the company will wait until 32nm.

 

Marty Seyer, AMD senior vice president, recently disclosed AMD's 45nm server offering slated for release in 2008. Seyer stated that Shanghai, the 45nm successor to Barcelona, would feature additional cache and other performance enhancements.

 

Seyer or Grose would not comment on what these performance enhancements, though features from AMD's server products typically appear on the desktop components as well.

http://www.dailytech.com/AMD+45nm+DDR3+and...article7132.htm Endret 2. mai 2007 av Quintero

[Simen1]

Interessant! Håper de får til high-K metal gate fra og med de første 45nm-prosessorene.

 

Men det var litt skuffende å lese "begin to migrate to 45nm" 1 2. halvdel av 2008. Var det ikke snakk om 1. halvår 2008 for en stund siden? Alt AMD skulle hente en del av forspranget Intel har på prosess ved overgangen til 45nm?

 

Ellers så har jeg tidligere lest noen rykter om at L3 cachen skal bli økt fra 2 til 6MB med 45nm. Jeg hadde håpet på mer (for Opteron).

[Quintero]

Men det var litt skuffende å lese "begin to migrate to 45nm" 1 2. halvdel av 2008. Var det ikke snakk om 1. halvår 2008 for en stund siden? Alt AMD skulle hente en del av forspranget Intel har på prosess ved overgangen til 45nm?

Jeg husker ikke nøyaktige tidsanslag, men det ble ihvertfall sagt at overgangen til 45 nm skulle komme *mye* raskere enn den fra 90 til 65...

 

Ellers så har jeg tidligere lest noen rykter om at L3 cachen skal bli økt fra 2 til 6MB med 45nm. Jeg hadde håpet på mer (for Opteron).

8520811[/snapback]

Ja, Shanghai (45 nm) vil ifølge veikartene få 6 MB L3. Jeg begynner egentlig å lure litt på hva AMD gjør med sine rettigheter til Z-RAM. Da dette var omtalt fikk jeg ihvertfall inntrykk av at L3 cache var et tiltenkt bruksområde for den teknologien. Så det spørs om de klarer å få tilfredsstillende ytelse på dem.

[el_salvad]

Interessant! Håper de får til high-K metal gate fra og med de første 45nm-prosessorene.

 

Men det var litt skuffende å lese "begin to migrate to 45nm" 1 2. halvdel av 2008. Var det ikke snakk om 1. halvår 2008 for en stund siden? Alt AMD skulle hente en del av forspranget Intel har på prosess ved overgangen til 45nm?

 

Ellers så har jeg tidligere lest noen rykter om at L3 cachen skal bli økt fra 2 til 6MB med 45nm. Jeg hadde håpet på mer (for Opteron).

8520811[/snapback]

 

Da kan det se ut som om forspranget ikke er krympet inn noe, dersom ryktene stemmer om at Intel skyver Penryn (server) frem.

 

http://www.tgdaily.com/content/view/31804/135/

[Quintero]

Ville bare tipse om en ny samletråd om K10. Det er postet en del nyheter der:

 

https://www.diskusjon.no/index.php?showtopic=759558&hl=