Hva er best av 5-5-5-12 og 5-5-5-10?

[Håkki]

Hva er best av 5-5-5-12 og 5-5-5-10?

 

Håkki

[oysfaerg]

5-5-5-10 er bedre. Lavere er bedre, da det er latency det er snakk om.

På DDR2 er 4-4-4-12 er f.eks mye bedre enn 5-5-5-15.

[Håkki]

Ok, takk. Skal kjøpe ny pc no og vurderer to ram brikker.

[Quintero]

5-5-5-10 er bedre. Lavere er bedre, da det er latency det er snakk om.

Nei, det er det ingen automatikk i. tRAS er ikke en operasjon, og har dessuten ikke noe med kvaliteten på minnet å gjøre. Jeg ville aldri ha valgt minne på bakgrunn av oppgitt tRAS.

 

Den laveste operative tRAS-verdien avgjøres av lengden på tRCD pluss antallet kolonner som overføres pr CAS-operasjon (burst length eller granularity). Dette er ufravikelige design-aspekter, selv om de fleste overklokkere sikkert er overbevist om at lavest er raskest. Om jeg skulle lage en liste over verdens mest misforståtte timings, ville tRAS havnet på en klar førsteplass.

 

Inntil tRAS-verdien nås (tellingen starter ved starten av rad-aktiveringer i samme interne bank) vil ikke raden kunne lukkes (precharge). Men hvorvidt en rad forblir åpen etter fullført lesing/skriving, har ingen som helst betydning for tilgangstiden til den aktuelle overføringen. Og det å lukke en rad tidligst mulig er sjelden av interesse. Intel-systemer leser inntil 8 kolonner fra samme rad i slengen, før det ofte veksles til den andre kanalen, hvilket betyr at tRAS som regel kan overskrides uten problemer. AMD-systemer gjør mange korte transaksjoner hvor det stadig hoppes mellom bankene, og da er det lite sannsynlig at en høy verdi vil blokkere eller forsinke fremtidig tilgang til samme rad/bank. Snarere vil det motsatte gjelde, for ved Bank Interleaving vil dataene spres mellom bankene for å holde antall rader pr bank på et lavest mulig nivå. Det betyr at det er liten sjanse for konflikter (dvs at en åpen rad må lukkes før den forespurte raden kan åpnes - Page Conflict). Det gir også god sannsynlighet for at en forespurt rad allerede er åpen (Page Hit, som er det mest gunstige fordi det eliminerer aktiverings-forsinkelsen (tRCD)). Så det å lukke en rad tidligst mulig har som regel en negativ effekt på ytelsen.

 

Ved bruk av Idle Cycle Limit vil en rad uansett holdes åpen et gitt antall sykluser med mindre det kommer en avbrytende kommando. tRAS og ICL kan på den måten sammenlignes, men en viktig forskjell er at ICL er fleksibel. Dvs at raden vil lukkes tvert hvis det kommer en forespørsel rettet mot en annen rad i samme banken, selv om man ikke har nådd idle-grensen (bare en rad pr bank kan være åpen om gangen). tRAS vil derimot være en absolutt minsteverdi, og raden kan tidligst lukkes når antallet sykluser telt f.o.m aktiveringen er nådd.

 

Hvis tRCD=5 og burst length pr kanal er 4, skal tRAS være minst 7. Hvis Burst length er 8, kan den være 9.

 

Jeg kan forøvrig legge til at visse dualchannel-teknikker kan kreve høyere verdi enn minne-formlene i seg selv tilsier. Enkelte minnekontrollere kan altså ha sine særtrekk, men det strider ikke mot det jeg har beskrevet.

Endret 7. september 2006 av Quintero