Firekjerne-Opteron med L3-cache i 2008

[snorreh]

Oi, spennende Noe var forsåvidt forventet, sånn som 0-4, 7 og 16, men det ser ut som AMD tar Conroe på alvor med punkt 5, 8, 9, 10 og 12-15 og lover revansje

 

Særlig punkt 3 og 12-15 tror jeg vil øye trådytelsen betraktelig.

0-2 vil nok gjøre mye for flertrådytelsen.

6119652[/snapback]

Ja, spesielt out-of-order loads, 4 DP FLOPS/cycle, 2x128-bit loads/cycle tror jeg vil gi betydelige ytelsesforbedringer. Det står flere detaljer på bildene jeg la ved, legg spesielt merke til at AMD antyder over 2 ganger bedre flytetallsytelse (mot 50% som tidligere har vært antydet).

 

Jeg er fortsatt spent på størrelsen på L3 cachen. Den skal jo trolig lages med en "ny" type minneceller: ZRAM, noe som trolig vil gi uvanlig høy kapasitet, og trolig kombineres med høy båndbredde og middelmålig latency.

6119652[/snapback]

Ja, men så lenge cachen gir betydelig lavere tilgangstid og høyere båndbredde enn minnet så vil det alene gi en pen ytelsesforbedring over hele linja.

Endret 17. mai 2006 av snorreh

[Anders Jensen]

11, 12, og 13 var spennende. resten var vel rimelig opplagt/forventet. Er litt skeptisk til FP ytelsen de skryter på seg. Tror den er litt oppblåst. Det skal vel godt gjøres om de klarer å generere nok load/stores og om ikke FP execute-latency ofte vil være med å redusere faktisk oppnådd FP ytelse i forhold til den teoretiske nokså betraktelig. Ser jo at IBM Power 5 sliter med dette allerede i dag.

 

Dedikert L2 og delt L3 virker forresten som en fornuftig løsning for den perioden vi går inn i nå. Intels versjon med stor delt L2 cache (om dette er tilfelle for "core 2" Xeon) er nokså suboptimal. Funker nok fett for bærbare og desktop, men for servere/HPTC blir det bare helt feil.

 

edit: stavelse.

Endret 18. mai 2006 av Anders Jensen