Power6 på 5,6 GHz?

[int20h]

IBM rasler i kulissene med en oppgradering av Power-arkitekturen. Et internt dokument beskriver en CPU med 5,6 GHz klokkefrekvens.

Les mer

[Anders Jensen]

"Dokumenter blant annet observert av Cnet skal ha bekreftet en prosessorversjon som kjørte på 5,6 GHz." IBM presenterte en L1 cache som kunne klare opp til 5.6GHz. Det er ikke indikert at CPU vil kunne kjøre på 5.6GHz. Intel har vel på sin side vist til L3 cache i Montecito på 2.5GHz uten at det ser ut til at CPU vil tillate så høye hastigheter.

 

Selv tror jeg imidlertid IBM er på et villspor med Power6. Den høye frekvensen blir ikke nødvendigvis omsatt i høy ytelse, men høyt effektforbruk er de nok garantert. Lukter litt Enhanced Netburst, men dette er muligens en in-order pipeline, så de har ikke nødvendigvis mye til felles. edit:stavelse..

Endret 7. februar 2006 av Anders Jensen

[TeaBone]

IBM rasler i kulissene med en oppgradering av Power-arkitekturen.

Les mer

5565029[/snapback]

 

Dagens nitpick: enten "rasler med sablene" eller "lurer i kulissene"

[xhenrik]

Anders over tar opp det artikkelen ikke gjorde. Klokkefrekvens kan ikke direkte oversettes i ytelse. Og om denne høye frekvensen er frekvensen til cachen, gjenstår det jo å få eksekveringssteget i samlebåndet til å operere på denne hastigheten. Så vidt jeg forstår hadde Intel litt problemer med frekvensene sine etter hvert, noe som gjorde at de som AMD gikk over til ytelsestall. Et lurt trekk i disse dager med flere kjerner og dedikerte prosessorer.

 

IBM er jo tungt inne i Cell-utviklingen. Er det mulig at denne høyhastighetscachen er ment som et felles høynivålager for en slags avart av Cell?

Endret 7. februar 2006 av vell

[Theo343]

Noen som endelig bryter denne 4+Ghz barrieren vi ser ut til å ha fått i CPU markedet?

 

Men som det nevnes, vil arkitekturen i det hele tatt understøtte bedre ytelse med høyere hastighet eller mest resultere i sløsing av watt.

 

Finnes det en CPU arkitektur som overvinner disse Ghz barrierne? Har det noe for seg lenger? Burde man heller tenke flerspann og bredde kontra høyde fremover?

Endret 7. februar 2006 av Theo343

[SgtPepper]

"Dokumenter blant annet observert av Cnet skal ha bekreftet en prosessorversjon som kjørte på 5,6 GHz." IBM presenterte en L1 cache som kunne klare opp til 5.6GHz. Det er ikke indikert at CPU vil kunne kjøre på 5.6GHz. Intel har vel på sin side vist til L3 cache i Montecito på 2.5GHz uten at det ser ut til at CPU vil tillate så høye hastigheter.

 

Selv tror jeg imidlertid IBM er på et villspor med Power6. Den høye frekvensen blir ikke nødvendigvis omsatt i høy ytelse, men høyt effektforbruk er de nok garantert. Lukter litt Enhanced Netburst, men dette er muligens en in-order pipeline, så de har ikke nødvendigvis mye til felles. edit:stavelse..

5565070[/snapback]

 

 

Tror det er liten grunn til å betvile hvorvidt ingeniørene i IBM har fått med seg GHz problemene til Intel. De vet hva de gjør, dersom et 5.6 GHz system er under utvikling. Det er ganske store forskjeller på x86 kompatible prosessorer og IBM's Power (RISC vs CISC). Jeg skjønner ikke helt hva IBM skal med Netburst i sin prosessor. Dette er vel en teknologi som først og fremst prøver å motvirke ulempene med mange pipeline steg, som trengs for å behandle kompliserte x86 instruksjoner. En RISC prosessor som Power er i utgangspunktet designet for å unngå kompliserte instruksjoner, så man skulle tro at IBM slipper unna med få pipeline steg selv ved høye frekvenser...

[kindings]

Noen som endelig bryter denne 4+Ghz barrieren vi ser ut til å ha fått i CPU markedet?

 

Men som det nevnes, vil arkitekturen i det hele tatt understøtte bedre ytelse med høyere hastighet eller mest resultere i sløsing av watt.

 

Finnes det en CPU arkitektur som overvinner disse Ghz barrierne? Har det noe for seg lenger? Burde man heller tenke flerspann og bredde kontra høyde fremover?

5565381[/snapback]

Nå kunne vel Intel i utgangspunktet ha sluppet P4 CPUer på over 4 GHz for lenge siden, men de har av en eller annen grunn latt være(er ikke uvanlig at man overklokker P4 CPUer til langt over 4 GHz). Jeg tipper det er en blanding av rent tekniske problemer(varmeutvikling) og mht markedsføring; en ny GHz grense bør vel brytes med "stil" og det er vel kanskje det Intel venter litt på at de skal klare? Dvs de lanserte vel i 2004 en CPU på 4 GHz, men trakk den tilbake pga diverse problemer. Det er vel også mulig at de er redd for at en 4GHz skal ta bort oppmerksomheten fra den kommende Meron CPUen, dvs la P4 leve litt i skyggen til de kan introdusere en helt ny CPU med brask og bram(eller hva det nå heter).

[Anders Jensen]

"Dokumenter blant annet observert av Cnet skal ha bekreftet en prosessorversjon som kjørte på 5,6 GHz." IBM presenterte en L1 cache som kunne klare opp til 5.6GHz. Det er ikke indikert at CPU vil kunne kjøre på 5.6GHz. Intel har vel på sin side vist til L3 cache i Montecito på 2.5GHz uten at det ser ut til at CPU vil tillate så høye hastigheter.

 

Selv tror jeg imidlertid IBM er på et villspor med Power6. Den høye frekvensen blir ikke nødvendigvis omsatt i høy ytelse, men høyt effektforbruk er de nok garantert. Lukter litt Enhanced Netburst, men dette er muligens en in-order pipeline, så de har ikke nødvendigvis mye til felles. edit:stavelse..

5565070[/snapback]

 

 

Tror det er liten grunn til å betvile hvorvidt ingeniørene i IBM har fått med seg GHz problemene til Intel. De vet hva de gjør, dersom et 5.6 GHz system er under utvikling. Det er ganske store forskjeller på x86 kompatible prosessorer og IBM's Power (RISC vs CISC). Jeg skjønner ikke helt hva IBM skal med Netburst i sin prosessor. Dette er vel en teknologi som først og fremst prøver å motvirke ulempene med mange pipeline steg, som trengs for å behandle kompliserte x86 instruksjoner. En RISC prosessor som Power er i utgangspunktet designet for å unngå kompliserte instruksjoner, så man skulle tro at IBM slipper unna med få pipeline steg selv ved høye frekvenser...

5565529[/snapback]

Du har selvfølgelig helt rett, selv om jeg må si at x86-64 og Power PC er svært like instruksjonssett i den store sammenhengen. Noe flere registre og absolutt konsekvent på fiksert instruksjonslengde er vel hva som gjøre PPC bedre. Resten er stort sett likt. En moderne x86 prosessor er imidlertid avhengig av god IA32 ytelse og det påvirker jo designet negativt slik du nevner.

 

Jeg lurer bare på når det ble besluttet at Power6 skulle ha et speedracer design. Det var sikkert lenge før problemene til Intel var kjent... Det tar vel minst 5 år fra konsept til produkt for en ny CPU kjerne. For en highend CPU som Power6 tar det minst et år ekstra med testing og verifisering. Speedracer (med Netburst og Enhanced Netburst) problemene var ikke kjent på den tiden.

Endret 7. februar 2006 av Anders Jensen

[el-asso]

Jeg skjønner ikke helt hva IBM skal med Netburst i sin prosessor. Dette er vel en teknologi som først og fremst prøver å motvirke ulempene med mange pipeline steg, som trengs for å behandle kompliserte x86 instruksjoner. En RISC prosessor som Power er i utgangspunktet designet for å unngå kompliserte instruksjoner, så man skulle tro at IBM slipper unna med få pipeline steg selv ved høye frekvenser...

5565529[/snapback]

Mulig jeg misforstår, men nå ble vel mange pipelinesteg innført for å øke klokkefrekvensen, ikke som en nødvendighet for utførelse av kompliserte x86 instruksjoner.

 

Edit: byttet effektiv med komplisert

Endret 7. februar 2006 av el-asso

[Anders Jensen]

Jeg skjønner ikke helt hva IBM skal med Netburst i sin prosessor. Dette er vel en teknologi som først og fremst prøver å motvirke ulempene med mange pipeline steg, som trengs for å behandle kompliserte x86 instruksjoner. En RISC prosessor som Power er i utgangspunktet designet for å unngå kompliserte instruksjoner, så man skulle tro at IBM slipper unna med få pipeline steg selv ved høye frekvenser...

5565529[/snapback]

Mulig jeg misforstår, men nå ble vel mange pipelinesteg innført for å øke klokkefrekvensen, ikke som en nødvendighet for utførelse av kompliserte x86 instruksjoner.

 

Edit: byttet effektiv med komplisert

5565695[/snapback]

En må ha noen ekstra pipeline steg på en x86 i forhold til f.eks RISC for å oppnå samme klokkefrekvens. Dette skyldes vel først og fremst fetch (pga. variabel lengde) og decode. derfra og ut kan en ha rimelig identisk pipeline på x86 og hvilken som helst RISC, med forbehold on register koblinger. x86 har vel også en ganske komplisert kontrollenhet som sikkert legger til noen FO4 (en slags målenhet på dybden i f.eks en elektrisk krets) på enkelte pipeline steg uten egentlig å bidra med noe nyttig utover det å sørge for korrekt x86 utførelse. RISC slipper en del lettere unna der.

Endret 7. februar 2006 av Anders Jensen

[el-asso]

En må ha noen ekstra pipeline steg på en x86 i forhold til f.eks RISC for å oppnå samme klokkefrekvens.

5565728[/snapback]

I den sammenhengen er jeg med

[efikkan]

Det er som regel spennende med nye prosessorer. Men jeg er veldig spent på varmeutvikling med så høye klokkefrekvenser. Men nå er det vel cachen som har høyest, men det blir også utviklet varme der.

[Demogorgon]

72mb L3 er pc-porno

 

åååh, som jeg håper vå får noe slikt på desktoppen innen noen år..

Endret 7. februar 2006 av Demogorgon

[efikkan]

72mb L3 er pc-porno

 

åååh, som jeg håper vå får noe slikt på desktoppen innen noen år..

5566758[/snapback]

Mer cache fører ikke nødvendigvis til så mye bedre ytelse. Dette må balanséres med arkitekturen osv. Men generellt så gir mer cache mer ytelse. Min mening er at det bør utvikles en bedre arkitektur.

 

Dessuten er L3-cache ikke då viktig som for eksempel L1.

[Demogorgon]

72mb L3 er pc-porno

 

åååh, som jeg håper vå får noe slikt på desktoppen innen noen år..

5566758[/snapback]

Mer cache fører ikke nødvendigvis til så mye bedre ytelse. Dette må balanséres med arkitekturen osv. Men generellt så gir mer cache mer ytelse. Min mening er at det bør utvikles en bedre arkitektur.

 

Dessuten er L3-cache ikke då viktig som for eksempel L1.

5567139[/snapback]

såklart må ting avbalanseres, det er vel noe jeg går ut i fra de fleste forstår uten å måtte nevne det?

 

Nå er jeg riktig nok litt rusten på dette blitt, men l3 holder vel samme hastighet som L1 cachen? da er det bare snakk om optimalisering av programmet og algoritmer for å kunne ta samme nytte av L3 som av L1? eller var det slik at L3 holdt 1\4del av cpu'ns hastighet?

[TrondSvendsen]

Når HDMI har en båndbredde inntil 5Gbps, så lurer jeg på hvilke CAT5 kabel som skal klare dette. Eneste teoretiske måte å gjøre dette på, må være å bruke "frame compression", som er brukt ved DVI over CAT5.

 

På den måten vil det droppes x antall bilder per sekund. Har ikke sett dette produkt i drift, men DVI produkter som jeg jobber med til dagen får en "treg" flyt.

[subsequent]

såklart må ting avbalanseres, det er vel noe jeg går ut i fra de fleste forstår uten å måtte nevne det?

 

Nå er jeg riktig nok litt rusten på dette blitt, men l3 holder vel samme hastighet som L1 cachen? da er det bare snakk om optimalisering av programmet og algoritmer for å kunne ta samme nytte av L3 som av L1? eller var det slik at L3 holdt 1\4del av cpu'ns hastighet?

5570438[/snapback]

 

De power prossesorene jeg har vært borti som har hatt L3 så har den hold en hastighet på 1/4 del hastihet av cpuèns. Den har blitt brukt til kompengsasjon for lav FSB, godt eksempel er G4 (74xx) prossesoren som Motorola/Freescale produserte for feks Apple.