Mot økt cache-størrelse for AMD

[efikkan]

Spennende teknologi.

 

Men det er vel 128 KB L1-cache på AMD64?

[Simen1]

Men det er vel 128 KB L1-cache på AMD64?

5471582[/snapback]

Oi! Der har jeg gjort en bommert. AMD64 har 64KiB L1 datacache + 64KiB L1 instruksjonscache og blir som du sier 128 KiB L1 cache til sammen. Jeg tenkte litt feil og har rettet det opp nå.

 

Også la jeg til en link som dokumenterer hvor lite mengden L2 cache spiller inn på ytelsen til AMD64-baserte prosessorer.

[Andrull]

Etter linken å dømme ser det ut til at jeg gjorde et smart valg da jeg kjøpte 3500+ venice, istedenfor en 3700+ (512kb cahce mot 1mb)?

[kindings]

Størrelsen på cache er jo ikke så viktig, noe som ble bevist da Intel laget en av Celeronene sine fra Pentium 2.

For å få den billigere, ble den klokket ned, og utstyrt med halvparten av cache, som på Pentium 2 kjørte på halvparten av CPU-fart.

På Celeron var minnet mindre, men at det var dobbelt så raskt, viste seg å være en stor fordel, siden mange programmer ikke brukte mer enn det Celeron hadde. (128 eller 256kB)

På den andre siden så kan man dra frem de første "p4 celeronene" basert på Willamette som noen ordentlige sinker i forhold til sine P4 brødre med 512 MB cache(mener å huske at celeron fikk 128MB?). Senere har vel Celeron fått ett løft igjen.

[Andrull]

Størrelsen på cache er jo ikke så viktig, noe som ble bevist da Intel laget en av Celeronene sine fra Pentium 2.

For å få den billigere, ble den klokket ned, og utstyrt med halvparten av cache, som på Pentium 2 kjørte på halvparten av CPU-fart.

På Celeron var minnet mindre, men at det var dobbelt så raskt, viste seg å være en stor fordel, siden mange programmer ikke brukte mer enn det Celeron hadde. (128 eller 256kB)

På den andre siden så kan man dra frem de første "p4 celeronene" basert på Willamette som noen ordentlige sinker i forhold til sine P4 brødre med 512 MB cache(mener å huske at celeron fikk 128MB?). Senere har vel Celeron fått ett løft igjen.

5473437[/snapback]

Du mener vell kb og ikke mb

[Anders Jensen]

Så langt jeg forstår er ZRAM en type DRAM der en utnytter en av bieffektene ved SOI til å erstatte kondensatoren som normalt benyttes i DRAM-cellene til å lagre tilstanden. Dermed oppnår en svært god tetthet på lagringsmediet, men siden dette er en DRAM lignende teknikk så bør det vel stilles spørsmål ved hvor egnet den er til implementering av cache på grunn av høye tilgangstider og behov for refresh sykluser. Kanskje den kan egne seg godt til L3 cache i enkelte tilfeller. Det er vel også hva AMD har i tankene. L2 og L1 cache vil nok fortsatt være SRAM basert. På disse er tilgangstider og båndbredde det viktige.

 

Ser også at det diskuteres hvorvidt forskjellige CPU arkitekturer drar nytte av cache størrelser og minnebåndbredder lengre oppe. Kort sagt så er dette feil fokus. Det kommer ikke an på CPU arkitekturen, men på oppgaven den løser. Klart noe variasjoner vil en kunne oppleve mellom forskjellige CPU arkitekturer, men disse er som regel små i denne sammenheng.

Endret 21. januar 2006 av Anders Jensen

[Simen1]

Interresant! Det litt om det her:

The Z-RAM technologi is capacitor-less, single transistor DRAM harnessing the floating body effect of Silicon on Insulator (SOI) devices. This technology is capable of achieving twice the memory density of existing embedded DRAM technology and five times that of SRAM, which is used for processor caches, yet requires no special materials or extra mask/process steps. The Z-RAM technology requires silicon-on-insulator process technology and thus will suit for AMD’s central processing units (CPUs).

 

“We’ve looked at data from Innovative Silicon and it looks very promising. We still need to assure ourselves that this will work in our own application. We need to see how it scales and we need to make our own test vehicles,” Mr. Sander is reported to have said. It is expected that AMD will test the technology at its 65nm and 90nm nodes located in its Fab 30 and Fab 36, Dresden, Germany.

 

Wikipedia sier at ZRAM er en forkortelse for Zero capacitor DRAM.

 

Det står litt mer om zram i pressemendingen til Innovative Silicon og i denne artikkelen. Edit: Og her.

 

Oppbygning og virkemåte til en ZRAM-celle:

 

Ikke at jeg er noen ekspert på området men det ser ut som om det isolerende laget (SOI) fungerer som den tradisjonelle kondensatoren i vanlig DRAM. "Kondensatoren" i ZRAM ligger under transistoren som en del av den i stedet for å ligge ved siden av transistoren som i vanlig DRAM. Dette er så vidt jeg ser grunnen til at ZRAM kan få dobbelt så høy tetthet som vanlig DRAM. A.J: Har du noen formening om ZRAM må få refresh oftere eller skjeldnere enn tradisjonell DRAM?

Endret 21. januar 2006 av Simen1

[Simen1]

Finally, Z-RAM technology does not require designers to compromise on speed or power: read and write operations in under 3nS have already been demonstrated on silicon; while ISi’s low power Z-RAM option promises significant power savings compared to traditional embedded DRAM.

3ns er jo ikke så verst. Det er jo på nivå med L2 cache. Hvis dette holder mål for cachestørrelser på flere MB så er jo det veldig gode nyheter.

 

He continues: "By reversing the traditional economics and making SOI wafers a lower cost solution than bulk silicon for most SoCs and microprocessors, we expect our ZRAM memory technology to accelerate the anticipated industry switch from bulk silicon to SOI. As a result, designers of cost-sensitive products will also be able to take advantage of the increased performance and lower power consumption of SOI."

Vil dette bety at ZRAM kan gi en boost til industrien som lager DRAM også? (Samsung, Hynix, Micron, etc) Altså at minnehastighetene kan få et plutselig sprang ved å gå over til SOI og ZRAM samt at prisene per MB får et fall.?

Endret 21. januar 2006 av Simen1

[Anders Jensen]

Jeg mener å forstå teknologien på samme måte som deg, Simen1. En får jo på en måte en kondensator mellom kanalen og bulk pga. isolasjonslaget på waferen.

 

Ser også at en opererer med hastigheter på 3ns for ZRAM. Det tilsvarer 6 sykluser på en 2GHz prosessor og er dermed uaktuelt for L1 og lite egnet for L2 i implementasjoner med 3-nivå cache, men med bare to-nivå cache vil nok ZRAM i L2 funke bra. I allefall om en satser på en stor (delt) L2 cache.

 

For de systemene som satser på rask L2 kombinert med en stor L3 så blir ZRAM alt for tregt.

Endret 21. januar 2006 av Anders Jensen

[Simen1]

Jeg fant også dette:

Implemented in a standard 90-nm SOI process, the memory cell can be as small as 0.1 µm2. That's about one-tenth the size of the smallest SRAM cells and less than half the size of most DRAM cells.

Noe som betyr 10 bit per kvadratmikrometer, eller 10 millioner bit per kvadratmillimeter.

Dvs. at man kan putte inn så mye som 64 MiB L3 cache på så lite som 54 kvadratmillimeter*

 

* Reserveceller, styrelogikk etc kommer i tillegg. (Med forbehold om tastefeil på kalkulatoren)

Endret 21. januar 2006 av Simen1

[Anders Jensen]

Jeg fant også dette:

Implemented in a standard 90-nm SOI process, the memory cell can be as small as 0.1 µm2. That's about one-tenth the size of the smallest SRAM cells and less than half the size of most DRAM cells.

Noe som betyr 10 bit per kvadratmikrometer, eller 10 millioner bit per kvadratmillimeter. Dvs. at man kan putte inn så mye som 64 MB L3 cache på så lite som 54 kvadratmillimeter*

 

* Reserveceller, styrelogikk etc kommer i tillegg.

5474925[/snapback]

 

De utgjør MYE for DRAM. Regner meg at styrelogikk også skulle innebefatte sammenkobling, organisering og refresh. Om du vil ha et godt overslag på reell tetthet så ser du på dagens DRAM brikker i 90nm og (nesten) dobler (ca 1.75 kanskje?) tettheten. Det er et mye mer nøyaktig overslag.

[Simen1]

Hehe ok, jeg var ikke klar over hvor mye styrelogikken osv, utgjorde men det ser faktisk fortsatt bra ut om jeg estimerer størrelsen på den måten du foreslår. I dette dokumentet står det at samsung bruker 71 kvadratmillimeter på 512 Mibit (64MiB) på 90nm ved produksjon av DDR2 brikker. Jeg er ikke sikker på hvordan de regner men hvis det er snakk om brikker med celler på begge sidene av brikken (flip-chip) og Innovative Silicon klarer å doble tettheten men bare bruke den ene siden av brikken så betyr det også 71 kvadratmillimeter per 64 MiB. Dvs. at selve cellene tar 54 mm^2 og styrelogikken++ tar 17mm^2. Eller 24% av arealet.

 

Jeg synes det ser relativt lyst ut for 64MiB L3 cache for en fremtidig Opteron. Vel, om det gir nok ytelsemessig avkastning å prioritere den mengden areal til L3 cache blir nok noe å gruble på for AMD. Men en plass mellom 8 og 128 MiB tror jeg ikke er urealistisk avhengig av hvilket segment de sikter seg inn på. F.eks en normal 2-kjerners Opteron 2P - 8P kan sikkert få 8-32 MiB L3 (9-36 mm^2), mens en hypotetisk high end 4-kjerners Opteron 16P+ kan kanskje få 32-128 MiB L3 (36-142 mm^2). (Det er mulig jeg må bite optimismen i meg senere, men det skal jeg tåle )

Endret 21. januar 2006 av Simen1

[snorreh]

Det å integrere en så stor og rask cache på prosessoren som mulig har vært et område hvor Intel tradisjonelt har ledet foran AMD, ettersom sistnevnte i stedet har satset på å løse flaskehals-problematikken med høye tilgangstider mot minne og I/O i FSB-baserte design ved å integrere minnekontroller og HyperTransport på prosessoren. Det er derfor spennende at også AMD nå satser på ny cache-teknologi som vil redusere tilgangstidene ytterligere. Ifølge denne PDF-presentasjonen så er Intels løsning for å møte stadig høyere tilgangstider til minnet og I/O (med sitt FSB-baserte design) å doble cache-størrelsen annethvert år, eller så snart de har en ny produksjonsteknikk klar. Ved hjelp av ZRAM så vil kanskje AMD være i stand til å femdoble cache-størrelsen på sine prosessorer, så dette lover absolutt bra for fremtiden

Endret 21. januar 2006 av snorreh