Itanium med IA-32-emulering

[int20h]

Neste versjon av Intels toppmodell for servere, Itanium, vil kun støtte IA32 gjennom emulering på applikasjonslaget.

Les mer

[Anders Jensen]

HWB.NO:

"Fordelen med å gjøre dette på softwarenivå istedet for på selve prosessoren henger sammen med lavere implementeringskostnader."

 

Siden software emuleringen er mye raskere enn hardware emleringen så ble hardware biten overflødig. I begynnelsen var det

imidlertid kjekt med støtte for x86 også på hardwarenivå siden det var svært dårlig med utviklerverktøy i ia64 format.

 

HWB.NO:

" "Montecito" vil bli levert med dårligere spesifikasjoner enn tidligere rapportert - blant annet mindre cache."

 

Intel:

"The third level (L3) cache remains unified as in previous Itanium 2 processors, but is now 12 MB

in size while maintaining the same 14 cycle integer access latency found on the 6 MB and 9 MB

Itanium 2 processors. The L3 uses an asynchronous interface with the data array to achieve this low

latency; there is no clock, only a read or write valid indication. The read signal is coincident with

index and way values that initiate L3 data array accesses. Four cycles later, the entire 128-byte line

is available and latched. This data is then delivered in 4 cycles to either the L2D or L2I cache in

critical byte order."

 

12MB L3 per kjerne, 24MB totalt, er hva Montecito alltid har blitt raportert til å ha.

Jeg tror dette er andre gangen jeg ser hw.no suller med dette røktet nå...

 

14 sykluser på 12MB er jo forresten ganske brutalt selv om IPF opererer på relativt lave frekvenser.

Endret 20. januar 2006 av Anders Jensen