90 nm, 60 nm, 45 nm

[Skribenten_]

det snakkes om å krympe prossesorene til xx nm.... men hva er nm, står det for "nanometer" å såfall, hva i en prosessoer er det som måles i nm?

[Pels]

Avstanden mellom transistorene.

[Anders Jensen]

Avstanden mellom transistorene.

5249578[/snapback]

 

En kan vel fint måle avstanden mellom transistorene i nanometer (nm), men det tallet som symboliserer hvilken prosessgenerasjon en snakker om, viser til bredden på transistorkanalen. I f.eks en 65nm prosess så er bredden på transistorkanalen 65nm bred. Lengden på transistorkanalen i en 65nm prosess er typisk 35nm og tykkelsen er det ikke så godt å si noe eksakt om fordi den er ikke så absolutt definert, men dette er jo virkelige fysiske komponenter med en 3-dimensjonal utbredelse selv om en bare oppgir bredden på de. Når det gjelder avstanden mellom transistorene så er det ikke mulig å si noe absolutt om det heller. Det kommer f.eks an på om transistorene er koblet sammen eller ikke og i safall hvilke av de tre tilkoblingene i transistorene de er koblet sammen med. Videre har det mye å si om det er to transistorer av samme type eller ikke. CMOS står for Complementary Metal-Oxide Semiconductor og "C" viser altså til at det er to forskjellige transistortyper i bruk. Henholdsvis n-MOS og p-MOS. To transistorer av forskjellig type kan ikke ligge veldig nær hverandre fordi en må behandle silisium waferen noe annerledes for de to (kalles doping). To transistorer av samme type kan imidlertid ligge nokså nærme hverandre. Det tetteste en kan plassere to transistorer i en 65nm prosess er typisk med en avstand på 65nm mellom kanalene altså vil de to kanalene som ligger side om side utgjøre en rektangulær form på 195nm x 35nm. Dette forutsetter imidlertid at de to transistorene skal ha samme styringssignal, noe som ikke er så uvanlig for transistorer som ligger ved siden av hverandre.

 

Generelt sett for CMOS logikk er det imidlertid ikke transistorene som tar opp mest plass på chipen, men heller lederne i mellom dem. For cache er transistor størrelsen imidlertid dominant for størrelsen, i allefall for "treg" L2 cache. Lett skal det altså ikke være.

Endret 4. desember 2005 av Anders Jensen

[Skribenten_]

Avstanden mellom transistorene.

5249578[/snapback]

 

En kan vel fint måle avstanden mellom transistorene i nanometer (nm), men det tallet som symboliserer hvilken prosessgenerasjon en snakker om, viser til bredden på transistorkanalen. I f.eks en 65nm prosess så er bredden på transistorkanalen 65nm bred. Lengden på transistorkanalen i en 65nm prosess er typisk 35nm og tykkelsen er det ikke så godt å si noe eksakt om fordi den er ikke så absolutt definert, men dette er jo virkelige fysiske komponenter med en 3-dimensjonal utbredelse selv om en bare oppgir bredden på de. Når det gjelder avstanden mellom transistorene så er det ikke mulig å si noe absolutt om det heller. Det kommer f.eks an på om transistorene er koblet sammen eller ikke og i safall hvilke av de tre tilkoblingene i transistorene de er koblet sammen med. Videre har det mye å si om det er to transistorer av samme type eller ikke. CMOS står for Complementary Metal-Oxide Semiconductor og "C" viser altså til at det er to forskjellige transistortyper i bruk. Henholdsvis n-MOS og p-MOS. To transistorer av forskjellig type kan ikke ligge veldig nær hverandre fordi en må behandle silisium waferen noe annerledes for de to (kalles doping). To transistorer av samme type kan imidlertid ligge nokså nærme hverandre. Det tetteste en kan plassere to transistorer i en 65nm prosess er typisk med en avstand på 65nm mellom kanalene altså vil de to kanalene som ligger side om side utgjøre en rektangulær form på 195nm x 35nm. Dette forutsetter imidlertid at de to transistorene skal ha samme styringssignal, noe som ikke er så uvanlig for transistorer som ligger ved siden av hverandre.

 

Generelt sett for CMOS logikk er det imidlertid ikke transistorene som tar opp mest plass på chipen, men heller lederne i mellom dem. For cache er transistor størrelsen imidlertid dominant for størrelsen, i allefall for "treg" L2 cache. Lett skal det altså ikke være.

5250787[/snapback]

hehe, virker som du hvertfall kan dette her. takk for svaret:)

[Anders Jensen]

Noe skal en jo fylle opp med under topplokket. CMOS info er vel like godt som noe annet for en litt over snittet nerd.

 

Heldigvis er det relevant for utdannelsen, ellers hadde det vært litt trist..

[perano]

Kan jo bare føye til at det selvølgelig er snakk om minimumsbredden på transistorkanalen i den aktuelle prosessen, og at kanalen kan være både bredere og lengere alt ettersom hvordan man vil at kretsen skal oppføre seg.