Intel's New Architecture Details Revealed

[RocketArena]

Vet ikk om det har blitt skrevet om det allerede, men står litt info om det her:

 

Fall IDF 2005 - Day 1: Intel's New Architecture Details Revealed

 

Fall IDF 2005 - Day 1: Intel Introduces new Microprocessor Architecture

 

"The basic integer pipeline appears to be 14 stages long, making it a significant decrease from the 31+ stage pipeline in Prescott and the 12 stage pipeline in the Athlon 64. Intel's move to a much shorter pipeline will definitely decrease power consumption (as well as clock speed), but hopefully improve performance considerably.

 

Note that with a 4-issue core, the new processors will actually have a higher degree of ILP than AMD's Athlon 64, and with a slightly deeper pipeline the CPU should be able to reach higher clock speeds than what AMD has been able to achieve. We'd expect that at 65nm these new cores could run as high as 3GHz in clock speed, but definitely not at the 4GHz+ levels that we currently have with the Pentium 4.

 

Given the significant reduction in pipeline stages, Intel's claims of a 5x improvement in performance per watt over the Pentium 4 architecture seems very realistic.

 

The new architecture will feature a shared L2 cache between the cores, much like what we've seen from Yonah already. Intel also said that there would be a higher "relative" increase in L2 cache bandwidth. The new processors will also apparently feature a direct L1-to-L1 cache transfer system in order to improve the currently very poor cache-to-cache transfer performance of Intel's dual core processors.

 

There are also a number of new prefetching algorithms, allowing data to be prefetched from L1 to L1 (one core to another), L1 to L2, etc... Intel is also introducing speculative data loads with the new architecture, loads to be executed ahead of stores if a dependency is predicted to not exist between the two. We are waiting for more details on the feature to be exact about its functionality.

 

Both Conroe and Merom (desktop and mobile) will feature 2 cores. Intel says that Conroe will be available in multiple L2 cache sizes, while Merom will not. We'd assume that the multiple L2 cache sizes would be to accomodate and differentiate products like the Extreme Edition."

 

Hva trur dere om den saken ?

 

 

*edit*

 

Står mer her:

 

Intel Merom is designed from the ground up

 

Intel’s Otellini confirms Merom, Conroe, Woodcrest chips

Endret 23. august 2005 av RocketArena

[Anders Jensen]

Ser ut som gull og grønne skoger, noe som også var tilfellet for Prescot før det ble kjent at noen hadde røykt sokka sine og bestemt at den skulle ha en 31 stegs pipeline noe mangelen på kvalitet i CMOS prosessene gjore til en mareritt. Det jeg sier er at dette ser veldig bra ut på papiret. Antagelig er det god throughput på den der. Det gjenstår å se hvor mye den egentlig klarer å øke hastigheten ved kjøring av kun en tråd eller om den i likhet med Power 5, som også er 4-issue, må ha to tråder per kjerne for å yte godt.

 

FMAC får den også har jeg hørt. Blir interessant om dette er lar seg utnytte effektivt i praksis. Jeg har mine sterke tvil til at 4-issue OoO superscalar er egnet for implementering av x86. Det kan fort hende at de tatt munnen for full med dette designet. Det er i hovedsak to fallgruver her. De er veldig komplekse å beskrive i detalj med hensyn på hvordan de oppstår og ikke har jeg tenkt å prøve engang (har så langt fra full oversikt selv), men konsekvensene er lett å få øye på. Enten så vil prosessoren til tross for sin økte bredde ikke makte å opprettholde høyere IPC enn sine smalere konkurrenter (PM, k8) eller så klarer den ikke å opprettholde tilsvarende frekvens. Begge deler kan i verste fall intreffe og da blir Merom en flopp som dytter Prescot ut av historiebøkene som verdens mest dustete uarch.

 

Botom line er at det basert på alle disse fine spesifikasjonene er helt umulig å si noe konkret før ytelsestester er tilgjengelige.

Endret 23. august 2005 av Anders Jensen