Athlon 64 Vennice iforhold til nåverende athlon 64

[Simen1]

Bob Ibsen: Hele K8 serien er designet med samme aksesstid uansett mengde L2 cache. Det er ikke sånn at CPU'en må søke gjennom hele cachen etter noe den leter etter. CPU'en VET hvor den finner det den leter etter, den må bare hente det. Dersom det ikke ligger i L1 cachen (3 sykluser) så må den hente det fra L2 cachen (12-17 sykluser).

 

I teorien kunne sikkert de K8-kjernene med lite L2 cache hadd lavere aksesstid til L2 cachen, men det ville betydd at mye annet inni CPU'en måtte blitt timet nøyaktig riktig i forhold til hverandre, og CPU'kjernen måtte ha gjennomgått en grundig testing før den ble salgbar. AMD gjør det enkelt og lager kjernene helt like, med eneste forskjell mengde cache. Timingene er de samme. L1 cachen er spesiellt vanskelig å gjøre noe med så den endrer de ikke størrelsen på heller. L1 arkitekturen har faktisk vært identisk helt siden K7 ble sluppet (Athlon 500MHz).

 

Selve minnekontrolleren ligger "utenfor" kjernen og cachene. Clawhammer var den aller første kjernen som ble sluppet. Den hadde en god del svakheter som har blitt endret på opp gjennom revisjonene. Så, ja, Clawhammer har den tregeste minnekontrolleren av alle kjernene. Noen av svakhetene var dårlig kompatibilitet med minne (for raske kombinasjoner av aksesser skapte ustabilitet) De sårbare aksesskombinasjonene har blitt bedre timet i forhold til hverandre med de nye kjernene. Nå kan man blandt annet kjøre DDR400 stabilt selv om man bruker mer enn 1 minnebrikke. Gamle clawhammer klarer ikke det. De kjørte enten DDR333 når det ble mer enn 1 minnebrikke. Winchester klarer 3 minnebrikker på DDR400. Venice klarer 4 og har samtidig bedret command rate fra T2 til T1.

 

Jeg mener at mer cache er udelt positivt dersom alle aksesstider beholder på samme nivå. (Noe som er gyldig for hele K8-serien)

[Bob Ibsen]

Det er ikke sånn at CPU'en må søke gjennom hele cachen etter noe den leter etter. CPU'en VET hvor den finner det den leter etter, den må bare hente det. Dersom det ikke ligger i L1 cachen (3 sykluser) så må den hente det fra L2 cachen (12-17 sykluser).

Jada, jeg er klar over dette. CPUen "vet" ikke hvor dataene er idet en forespørsel sendes (om det er i L1, L2, minne, HD), men pga at cachen er delt inn i flere "båser" (frames), har CPUen et begrenset område den trenger å lete i, fordi de gitte dataene bare kan befinne seg under bestemte frames.

 

Så, ja, Clawhammer har den tregeste minnekontrolleren av alle kjernene. Noen av svakhetene var dårlig kompatibilitet med minne (for raske kombinasjoner av aksesser skapte ustabilitet)

Angående revisjoner: Jeg har aldri sett S939 Newcastle eller S939 Clawhammer som har vært noe annet enn revisjon CG - så hvorfor skulle det være slike forskjeller? At NC har bedre minnekontroller enn CH har jeg aldri hørt før - og det virker ikke akkurat sannsynlig heller.

 

Jeg fastholder at ihvertfall winchester generelt har mer ømfintlig minnekontroller, selv om den gir bedre minneeffektivitet.

 

Hvordan kan mengden dobles, uten at det skjer noe med verken aksesstiden, eller risikoen for kollisjoner? Er det det at 512kB-utgavene er "unødig trege", slik at hele arkitekturen er tilpasset kjernene med 1MB?

Endret 3. april 2005 av Bob Ibsen

[Furyfax]

Kom over en betenkelig sak angående "venice" CPUen.

 

Venice based CPU prepared one more surprise for us: variable Vcore. AMD resorted to the same trick Intel did when packaging their CPU dies. Venice based processors will not have Vcore indicated on the die package. Different CPUs may have different Vcore: 1.35V or 1.4V. And unfortunately, there will be no way to tell the nominal processor core voltage from its exterior.

 

Dette er jo kjedelig, de fleste vil jo helst ha 1.35V på kjernen, men nå er det umulig å sjekke dette før du tar PC'en på!

Blir nok flere som bruker angreretten då ja..