Endelig PCI Express for AMD64

[dravisher]

Snorreh: Når vi ser på figurene som viser et A64(VIA K8T900) og et P4 systems oppbygning så ser vi at PCI-E trafikk mellom minne og grafikkort vil gå slik:

 

P4: Går fra via PCI-E bussen til NB og direkte derifra til minnet via minnebussen. DMA kommunikasjon rører ikke FSB her, som er mellom NB og CPU.

 

A64: Går vi PCI-E bussen til NB. Går derifra til CPU (minnekontroller på CPU) og videre derifra til minnet. HT bussen blir tappet, FSB blir ikke...

 

Hva er feil med dette?

[snorreh]

dravisher: Nei, DMA-trafikk vil si at PCI-Express bussen kommuniserer direkte med minnet, uansett om systemet har HyperTransport eller FSB.

http://en.wikipedia.org/wiki/Direct_memory_access

Direct memory access (DMA) allows certain hardware subsystems within a computer to access system memory for reading and/or writing independently of the main CPU. Examples of systems that use DMA: Hard Disk Controller, Disk Drive Controller, Graphics Card, Soundcard.

 

DMA is an essential feature of all modern computers, as it allows devices of different speeds to communicate without subjecting the CPU to a massive interrupt load.

[Theo343]

Knick Knack:

Takk for god utfyllende informasjon ang. hvorfor lås ved FSB klokking. Likte den

 

Hmm ellers begynner dette å bli en ganske så lærerik og givende diskusjon å lese

[dravisher]

dravisher: Nei, DMA-trafikk vil si at PCI-Express bussen kommuniserer direkte med minnet, uansett om systemet har HyperTransport eller FSB.

http://en.wikipedia.org/wiki/Direct_memory_access

Akkurat samme som jeg sier. På et A64 system så må denne kommunikasjonen via HT bussen siden minnekontrolleren ligger på CPU-dien. HT belastes da alltid av all trafikk til og fra minne som ikke stammer fra CPU. Jeg mente ikke at CPU må jobbe noe med dette (regner med du trodde det siden du linket til den artikkelen).

 

Eller påstår du at det er egne (elektrisk atskilde signalveier) busser som står for DMA? Hvis det ikke er det så må jo all DMA trafikk gjennom HT bussen for å komme til minnet.

 

på et P4 system så må PCI-E DMA data inn til nordbrua, og sendes videre til minnet derifra. FSB belastes ikke av slik kommunikasjon, men HT belastes siden HT er eneste måte å komme til minnekontrolleren som ligger på CPUen (så lenge det ikke er en elektrisk atskild DMA bus, noe jeg ikke har hørt noe om i allfall).

 

Skjønner du hva jeg mener her eller?

[snorreh]

Med DMA:

 

Intel: PCI-E x16 grafikk<->82925X<->RAM (2 hopp)

VIA: PCI-E x16 grafikk<->K8T890<->RAM (2 hopp)

 

&

 

Intel: PCI-E x1<->ICH6RW<->82925X<->RAM (3 hopp)

VIA: PCI-E x1<->K8T890<->RAM (2 hopp)

eller PCI-E x1<->VT8251<->K8T890<->RAM (3 hopp)

 

Uten DMA:

 

Intel: PCI-E x16 grafikk<->82925X<-FSB->CPU<-FSB->82925X<->RAM (4 hopp)

VIA: PCI-E x16 grafikk<->K8T890<-HTT Xbar->CPU/RAM (2 hopp)

 

&

 

Intel: PCI-E x1<->ICH6RW<-DMI->82925X<-FSB->CPU<-FSB->82925X<-DMI->ICH6RW<->RAM (6 hopp)

VIA: PCI-E x1<->K8T890<-HTT Xbar->CPU/RAM (2 hopp)

eller PCI-E x1<->VT8251<-Vlink->K8T890<-HTT Xbar->CPU/RAM (3 hopp)

Endret 28. september 2004 av snorreh

[Knick Knack]

Nei, DMA-trafikk vil si at PCI-Express bussen kommuniserer direkte med minnet, uansett om systemet har HyperTransport eller FSB.

Spenstig. Har AMD begynt med en HS (Hyper Space buss) som beveger seg i en fjerde dimensjon eller er det sort magi som knytter PCIe til minnet?

[Knick Knack]

Med DMA:

 

Intel: PCI-E x16 grafikk<->82925X<->RAM (2 hopp)

VIA: PCI-E x16 grafikk<->K8T890<->RAM (2 hopp)

Ikke rart du blånekter på alt jeg sier.

 

Her er den riktige sammenhengen:

VIA: PCI-E x16 grafikk<-> K8T890<->HT-X-bar<->RAM (3 hopp)

Endret 28. september 2004 av Knick Knack

[dravisher]

Endelig noe og forholde seg til her da Snorreh sin oversikt + knick knack sin korreksjon viser hvordan det er.

 

Hva er HT-X-bar egentlig? Renger med det er HT til RAM kontrollen på CPUen...

[snorreh]

Nei, DMA-trafikk vil si at PCI-Express bussen kommuniserer direkte med minnet, uansett om systemet har HyperTransport eller FSB.

Spenstig. Har AMD begynt med en HS (Hyper Space buss) som beveger seg i en fjerde dimensjon eller er det sort magi som knytter PCIe til minnet?

Nei, med kommunikasjon mellom I/O og minne så blir HyperTransport (HTT) bare benyttet som en "crossbar" (Xbar) som fungerer som en direkte tunnel. Det er det som er det geniale med en punkt-til-punkt arkitektur som HyperTransport, man slipper å måtte ta unødvendige omveier slik at tilgangstidene blir redusert samtidig som at flaskehalser fjernes

[snorreh]

Med DMA:

 

Intel: PCI-E x16 grafikk<->82925X<->RAM (2 hopp)

VIA: PCI-E x16 grafikk<->K8T890<->RAM (2 hopp)

Ikke rart du blånekter på alt jeg sier.

 

Her er den riktige sammenhengen:

VIA: PCI-E x16 grafikk<-> K8T890<->HT-X-bar<->RAM (3 hopp)

Nei, hvor tar du det fra at HTT benyttes ved DMA?

[Knick Knack]

Med DMA:

 

Intel: PCI-E x16 grafikk<->82925X<->RAM (2 hopp)

VIA: PCI-E x16 grafikk<->K8T890<->RAM (2 hopp)

Ikke rart du blånekter på alt jeg sier.

 

Her er den riktige sammenhengen:

VIA: PCI-E x16 grafikk<-> K8T890<->HT-X-bar<->RAM (3 hopp)

Nei, hvor tar du det fra at HTT benyttes ved DMA?

Jeg tror du er den eneste som ikke ser det.

[snorreh]

Med DMA:

 

Intel: PCI-E x16 grafikk<->82925X<->RAM (2 hopp)

VIA: PCI-E x16 grafikk<->K8T890<->RAM (2 hopp)

Ikke rart du blånekter på alt jeg sier.

 

Her er den riktige sammenhengen:

VIA: PCI-E x16 grafikk<-> K8T890<->HT-X-bar<->RAM (3 hopp)

Nei, hvor tar du det fra at HTT benyttes ved DMA?

Jeg tror du er den eneste som ikke ser det.

Nei, dette må du værsågod dokumentere isåfall takk!

[dravisher]

Nei, med kommunikasjon mellom I/O og minne så blir HyperTransport (HTT) bare benyttet som en "crossbar" (Xbar) som fungerer som en direkte tunnel.  Det er det som er det geniale med en punkt-til-punkt arkitektur som HyperTransport, man slipper å måtte ta unødvendige omveier slik at tilgangstidene blir redusert samtidig som at flaskehalser fjernes 

 

og

 

Nei, dette må du værsågod dokumentere isåfall takk! icon2.gif

 

Men det er enda HT som benyttes for DMA. Hvis det ikke er det så er det du som må vise til bussen som gjør det, ikke andre som må vise at det ikke eksisterer en buss du ikke vet navnet på.

[Knick Knack]

Med DMA:

 

Intel: PCI-E x16 grafikk<->82925X<->RAM (2 hopp)

VIA: PCI-E x16 grafikk<->K8T890<->RAM (2 hopp)

Ikke rart du blånekter på alt jeg sier.

 

Her er den riktige sammenhengen:

VIA: PCI-E x16 grafikk<-> K8T890<->HT-X-bar<->RAM (3 hopp)

Nei, hvor tar du det fra at HTT benyttes ved DMA?

Jeg tror du er den eneste som ikke ser det.

Nei, dette må du værsågod dokumentere isåfall takk!

Det kan bli "litt" trøblete...

[snorreh]

Men det er enda HT som benyttes for DMA. Hvis det ikke er det så er det du som må vise til bussen som gjør det, ikke andre som må vise at det ikke eksisterer en buss du ikke vet navnet på.

Nei, jeg har aldri påstått at HTT benyttes ved DMA-trafikk. Jeg har prøvd så godt jeg kan å dokumentere hvordan HyperTransport og DMA fungerer, så da er det opptil Knick Knack å dokumentere at jeg tar feil isåfall. Sålangt er det bare påstand mot påstand

[Knick Knack]

Men det er enda HT som benyttes for DMA. Hvis det ikke er det så er det du som må vise til bussen som gjør det, ikke andre som må vise at det ikke eksisterer en buss du ikke vet navnet på.

Nei, jeg har aldri påstått at HTT benyttes ved DMA-trafikk. Jeg har prøvd så godt jeg kan å dokumentere hvordan HyperTransport og DMA fungerer, så da er det opptil Knick Knack å dokumentere at jeg tar feil isåfall. Sålangt er det bare påstand mot påstand

Greit hvis du kan forklare meg hvilken "annordning" (bare for å være helt generell) som dataene bruker for å komme seg fra PCIe bussen og til minnebussen så er vi faktisk i mål. Det eneste som er tegnet inn på skjemaet er HT linken, men du vet sikkert av et hemmelig medium vi andre ikke har hørt om.

 

PS det er "litt" vanskelig for meg å motbevise at det ikke benyttes sort magi når denslags tydelig vis er et legitimt argument.

 

Hadde vært greit om Simen1 var her nå. Han tendenserer du i det minste til å tro på.

Endret 28. september 2004 av Knick Knack

[snorreh]

Jeg regner med at denne (litt utdaterte) informasjonen om HyperTransport og PCI-Express kan være av interesse for denne diskusjonen:

http://www.digit-life.com/articles2/amd-ha...mily/index.html

Hyper Transport and the PCI Express buses have a common idea and many similar features. In particular, they are serial buses with a similar arbitration mechanism and scalability capabilities. They have identical request generation mechanism and on-the-fly monitoring methods; they support traffic reswitching and point-to-point data transfer, they both can have different bandwidths and are easily scalable.

 

  1. PCI Express is designed as a peripheral bus, it supports extension cards, connectors and short cables. Hyper Transport was created as a point-to-point connection, but it also can work with extension cards, connectors and short cables.

  2. PCI Express is not compatible with the current software PCI model. And its usage will need changing the BIOS and driver support. The Hyper Transport is fully compatible with the current software PCI model and doesn't require driver support. It is entirely transparent for applications and OS.

  3. PCI Express is more expensive per one conductor but it reaches a higher speed than the Hyper Transport.

  4. Hyper Transport is ready for use and is an open standard. PCI Express is still under development, and its current version is not ready for operation.

  5. Hyper Transport can be adapted to the PCI 3.0 which is used in the PCI Express.

  6. Hyper Transport uses a 40bit address, and can be adapted to the  64-bit one. Its command is 32/64 bits long (96 bits at 64bit addressing). PCI Express has a 32/64bit address with a command having 96/128 bits.

  7. A packet can be 64 bytes long in the Hyper Transport, up to 1 KB in the PCI Express, requests are up to 4 KB.

  8. PCI Express has 16B control buffers while the Hyper Transport has 64B ones. It's equal to the packet size, that is why a situation of shortage of the buffer will occur seldom.

  9. PCI Express is created for big servers which makes its cost too high for usual computers. Besides, traffic encryption service needs additional costly components. Hyper Transport is much cheaper for an end-user and incorporates traffic encryption means.

  10. Hyper Transport supports Masked Write mode which is required for operation of AGP video cards. PCI Express doesn't support it, that is why it's impossible to create a video card for the PCI Express without changing the specs (of a video card or of the bus).

Endret 28. september 2004 av snorreh

[snorreh]

jeg har aldri påstått at HTT benyttes ved DMA-trafikk.  Jeg har prøvd så godt jeg kan å dokumentere hvordan HyperTransport og DMA fungerer, så da er det opptil Knick Knack å dokumentere at jeg tar feil isåfall.  Sålangt er det bare påstand mot påstand

Greit hvis du kan forklare meg hvilken "annordning" (bare for å være helt generell) som dataene bruker for å komme seg fra PCIe bussen og til minnebussen så er vi faktisk i mål. Det eneste som er tegnet inn på skjemaet er HT linken, men du vet sikkert av et hemmelig medium vi andre ikke har hørt om.

Et bilde sier mer enn tusen ord:

 

The HyperTransport link is a high-speed, low latency, point-to-point, packetized bus where one source is connected to exactly one destination. Packetized means that data is transferred across the bus in chunks or packets, much like data in an Ethernet network is moved. At up to 8.0GB/s dedicated bandwidth per link, HyperTransport is designed to provide sufficient bandwidth for supporting new and existing interconnects.

 

All AMD64 processors have a built-in HyperTransport host that is the source of HyperTransport information and signals to other HyperTransport chips including bridges, tunnels and end devices. If a HyperTransport link is expanded to connect to another I/O technology, a bridge links the HyperTransport link to the other I/O technology. An example would be a PCI-to-HyperTransport bridge device.

 

If additional HyperTransport devices need to be added to a link, a tunnel is used to connect additional HyperTransport devices to the link. A HyperTransport tunnel is a device with two HyperTransport connections, an upstream and a downstream link, containing a functional device in-between. The HyperTransport tunnel chip is a basic building block for a chain of HyperTransport devices and commands not destined for the tunnel device are passed through it to other devices and chips further down the HyperTransport chain. Examples include the AMD-8131 HyperTransport PCI-X tunnel and the AMD-8151 HyperTransport AGP tunnel.

 

A HyperTransport end device, also known as a cave device, forms the endpoint of a HyperTransport link or chain. Examples of HyperTransport end devices may include a security processor or an I/O hub. An end device is not required in a HyperTransport chain and tunnels and bridges can be used as end devices. A HyperTransport I/O hub is a classic southbridge chip that controls IDE drives and lower-speed ports with a HyperTransport interface. An example is the AMD-8111 HyperTransport I/O hub.

For mer informasjon så se dette:

http://www.hypertransport.org/docs/wp/2501..._Paper_v1.1.pdf

http://www.devx.com/amd/Article/17437

http://www.techonline.com/pdf/pavillions/h...ransportfaq.pdf

http://www.hypertransport.org/tech/tech_faqs.cfm

 

VIA K8T890 fungerer her såvidt jeg kan forstå som en HyperTransport bru med en integrert PCI-Express kontroller. Jeg har vanskelig for å se for meg at det skulle bli noen flaskehalser til I/O her (?).

Endret 29. september 2004 av snorreh

[brainware]

Har jeg forstått det riktig er Intel's processore basert på et kassaapparat fra Japan som ingen derborte hadde noe bruk for, mens AMD som har konstruert egne processorer fra bunn av, har passert Intel i retning av to indre og vekk med'n.

Ganske Off Topic å begynne å diskutere Intel's MB's og CPU'er i denne tråden.

Har Dere ikke annet å gjøre enn å gremme Dere.

Det er forresten 2Ghz HT på So939 kort for AMD.

Takk for at Endelig PCI Express for AMD64, men med forspranget de allerede har,

og liten ytelsesøkning vha. PCI Express, er dette i hovedsak en framtidsretting etter mitt syn. Venter selv på et PCI Express MB.

Takk til snorreh for utrettelig innsats ialle fall.

Endret 28. september 2004 av brainware

[Knick Knack]

Tror jeg bare fastsetter dette en gang for alle: All I/O kommunikasjon som skal til minnet vil i et s939/s754 system måtte gå via HTT. Det er ingen annen vei å gå. Dette er så til de grader trivielt at jeg føler meg egentlig rimelig teit som i det heletatt gidder å diskutere det, men det er jo om ikke annet greit med litt avveksling fra skolearbeidet.

 

Brainware: Sorry jeg tar ikke "troll bait"

Endret 28. september 2004 av Knick Knack