Endelig PCI Express for AMD64

[el-asso]

Men via hvilken bus går den videre fra NB til Minnet? Noen som har en god link med skjemategninger på dette?

Minnebuss.

 

Hvis du ser på innlegget mitt på side 1 i denne tråden er det et tilsvarende diagram for Intel som det du linket til.

[nObedienz]

Visste Knick Knack kom til å vinne den PC-battle'n (må legge til at jeg er meget imponert av deres glødende interesse og kunnskap) - men,

 

The correct answer is; who gives a shit?

 

Forslag til HW.no: Ny forumseksjon hvor medlemmer kan battle om kunnskapens eple på PC-treet

[Theo343]

el-asso:

Jeg kikket akkurat på innlegget ditt hehe og så på skjemaet og klasket meg litt i pannen. Joda.. jeg hadde en liten blackout her og selvf. har PCIe sin egne busser direkte til NB og derfra minnebuss til Minnet.

 

Ehm.. potato potato..

 

Men i AMD64 systemer hvor minnekontrolleren sitter integrert i CPU må minne og CPU jobbe raskere sammen. Det er sikkert alle enige om.

Endret 27. september 2004 av Theo343

[snorreh]

FSB har ingen ting med denne saken å gjøre siden den ikke blir brukt mellom I/O og minne

FSB setter grensen for maks tilgjengelig båndbredde i hele systemet, så jeg forstår ikke hvordan du får dette til å stemme?

 

Bare for å gjøre det veldig enkelt:

 

Finn flaskehalsen mellom I/O og minnet for det VIA baserte systemet og i925XE.

 

Svar:

VIA K8T890: 20xPCIe=5GB/s hver retning = 10GB/s totalt i tillegg kommer Ultra V-Link (1066MB/s) så totalt er det tilgjengelig 11.66GB/s I/O båndbredde. (lite sannsynlig et en klarer å generere det.)

 

På vei mot minnet er 1GHz HT link den første flaskehalsen. Den er på 8GB/s totalt. Neste flaskehals er minnet selv som har en total båndbredde på 6.4GB/s

 

Max båndbredde til/fra I/O: 6.4GB/s

Nei, maks tilgjengelig I/O-båndbredde er 8.0GB/s med 1GHz HyperTransport-buss. I tillegg kommer 6.4GB/s minnebåndbredde.

 

Se også her:

http://www.hothardware.com/viewarticle.cfm?articleid=583

 

Som du kan se så er 8GB/s dedisert I/O-båndbredde fra HyperTransport-bussen mer enn tilstrekkelig for de 5.5GB/s maks båndbredde som PCI-Express trenger

 

i925XE:

Vi har i utgangspunktet tilgjengelig 16xPCIe=4GB/s hver retning = 8GB/s totalt i tillegg kommer 2GB/s via DMI. DMI er her en flaskehals da det er tilgjengelig mer enn 2GB/s inn til SB. Videre på vår tur mot minnet møter vi faktisk ikke på flere flaskehalser siden vi allerede er på samme chip som minnekontrolleren og den leverer 10.4GB/s

 

Max båndbredde til/fra I/O: 10GB/s

Nei, maks tilgjengelig båndbredde er 8.5GB/s med 1066MHz FSB. Denne båndbredden blir forøvrig delt mellom minne og I/O, noe som medfører at dette kan potensielt representere en flaskehals for PCI-Express.

 

 

Selv om mye av I/O-trafikken er DMA, så er det likevel viktig å skille mellom dedisert og delt båndbredde.

Endret 27. september 2004 av snorreh

[el-asso]

Forslag til HW.no: Ny forumseksjon hvor medlemmer kan battle om kunnskapens eple på PC-treet

Kunne ihvertfall ønsket meg en seksjon der en kunne ha noen saklige diskusjoner om alt som er relatert til cpu-arkitektur og utvikling. Nå blir det veldig oppstykket i masse forskjellige tråder.

[Theo343]

Mulig jeg er helt på jordet, men forsøker å fordøye infoen.

 

"Nei, maks tilgjengelig båndbredde er 8.5GB/s med 1066MHz FSB. Denne båndbredden blir forøvrig delt mellom minne og I/O, noe som medfører at dette kan potensielt representere en flaskehals for PCI-Express."

 

Men sies det ikke at PCIe trafikken ikke trenger gå gjennom FSB'en men går direkte via PCIe bussen til NB'en og derfra via minne bussen til Minnet?

 

Den potensielle flaskehalsen, er det da fordi den opptar NB'en og alt annet som skal aksessere minnet også må gå gjennom NB'en?

 

Eller snakker vi om data som skal fra PCIe<->CPU og minne<-> CPU?

 

EDIT:

Men derimot når man klokker opp FSB'en så snakker man om AGP og PCI lås, samt minne med høyere frekvensterskel.

Endret 27. september 2004 av Theo343

[Darth Kjell]

Kan vi ikke bare bli enige om at PCIe er bedre enn vanlig PCI?

[snorreh]

Men sies det ikke at PCIe trafikken ikke trenger gå gjennom FSB'en men går direkte via PCIe bussen til NB'en og derfra via minne bussen til Minnet?

Nei, fordi langt ifra all PCIe trafikk foregår via DMA (Direct Memory Access) og da brukes FSB-båndbredden. Hovedpoenget med HyperTransport er nettopp å fjerne flaskehalser sammenlignet med FSB, samt redusere tilgangstider (latency).

 

Den potensielle flaskehalsen, er det da fordi den opptar NB'en og alt annet som skal aksessere minnet også må gå gjennom NB'en?

 

Eller snakker vi om data som skal fra PCIe<->CPU og minne<-> CPU?

Den potensielle flaskehalsen oppstår når systemet genererer mer trafikk enn hva FSB har båndbredde til å ta seg av, enkelt og greit.

Endret 27. september 2004 av snorreh

[Theo343]

Takk for oppklaringen snorreh

[dravisher]

Nei, fordi langt ifra all PCIe trafikk foregår via DMA (Direct Memory Access) og da brukes FSB-båndbredden.  Hovedpoenget med HyperTransport er nettopp å fjerne flaskehalser sammenlignet med FSB, samt redusere tilgangstider (latency).

Da er det vel bare på dette punktet at vi er uenig. Hvor mye av PCI-E trafikken vil være DMA. Jeg har ikke kunnet finne noen tall/forkalringer på dette, men jeg syns det er usannsynlig at det er så veldig mye som må innom CPU. Jeg syns også at det "lukter" flaskehals av HT nå. Med HT så har AMD lagd en buss som ALT må gjennom hvis det vil til minnet eller CPU. I intel sitt system så avlaster man FSB/minnebuss alt etter som hvor trafikken vil.

 

Jeg tror nok ingen av systemene vil ha en spesielt stor flaskehals, men det er jo greit å få orden på ting her.

[dravisher]

Selv om mye av I/O-trafikken er DMA, så er det likevel viktig å skille mellom dedisert og delt båndbredde.

Hva mener du med dette? Hvis du innrømmer at all I/O trafikk ikke må gjennom FSB, mens alt må gjennom HT, så er jo sammenligningen ødelakt. Da må man ha tall fra spesielle tilfeller hvor så og så mye av trafikken må innom FSB osv. for å kunne sammenlikne flaskehalser. Hvis vi ikke finner ut hvor mye trafikk fra PCI-E (feks. et grafikkort) som er DMA, så er det ikke så mye å diskutere her.

[Knick Knack]

Jeg er ingen ekspert på dette. Men selv om trafikken aksesserer minnet direkte(DMA).. på hvilken buss går det da for å komme dit. Tenker på Intel..

 

Har PCIe direkte bus til minnet på Intel systemer?

JA!

[Knick Knack]

FSB har ingen ting med denne saken å gjøre siden den ikke blir brukt mellom I/O og minne

FSB setter grensen for maks tilgjengelig båndbredde i hele systemet, så jeg forstår ikke hvordan du får dette til å stemme?

Dette er katagorisk feil. Det er derfor du ikke får det til å stemme.

[ATWindsor]

Jeg er ingen ekspert på dette. Men selv om trafikken aksesserer minnet direkte(DMA).. på hvilken buss går det da for å komme dit. Tenker på Intel..

 

Har PCIe direkte bus til minnet på Intel systemer?

JA!

Ok, de tegningene var jo veldig oppkalrende. Men 1. Hvor mye av PCI16c-sloten sin bruk er DMA? Og 2. Er det noen gang i nærheten av ( gb/s trafikk over PCIe samtidig? Synes det virker som takrommet er ganske høyt.

 

AtW

[Theo343]

Men hvorfor må man ha AGP/PCI lås samt raskere minne når man klokker opp FSB hvis ikke all trafikk mellom komponenter på disse går via FSB? *mulig dumt spørsmål*

[Knick Knack]

Men hvorfor må man ha AGP/PCI lås samt raskere minne når man klokker opp FSB hvis ikke all trafikk mellom komponenter på disse går via FSB? *mulig dumt spørsmål*

Har med klokkesynkronisering å gjøre. For å kunne snakke sammen så må en være enig om hvilket tidspunkt som er definert som et bit. Bommer du på dette tidspunktet så vil du mest sannsynlig lese feil verdi. Det er veldig ugunstig(!). Det er imidlertid mulig å bruke neddeling og buffere slik at en bare behøver å være synkron med N/M*clk der N og M er positive heltall. Som en ser er en altså låst til klokkefrekvensen med mindre en endrer M eller N, noe en gjerne gjør i BIOS.

Endret 28. september 2004 av Knick Knack

[Knick Knack]

Jeg er ingen ekspert på dette. Men selv om trafikken aksesserer minnet direkte(DMA).. på hvilken buss går det da for å komme dit. Tenker på Intel..

 

Har PCIe direkte bus til minnet på Intel systemer?

JA!

Ok, de tegningene var jo veldig oppkalrende. Men 1. Hvor mye av PCI16c-sloten sin bruk er DMA? Og 2. Er det noen gang i nærheten av ( gb/s trafikk over PCIe samtidig? Synes det virker som takrommet er ganske høyt.

 

AtW

Per dags dato er det nok ikke veldig mye trafikk mellom GPU og minne, men dette vil nok øke ettersom grafikkortene og driverne blir flinkere til å plassere teksturer etter behov. Det vil også medføre behov for mindre minne på grafikkortene noe som igjen gjør det mer lønnsomt å bruke raskere minne til GPU.

[snorreh]

FSB har ingen ting med denne saken å gjøre siden den ikke blir brukt mellom I/O og minne

FSB setter grensen for maks tilgjengelig båndbredde i hele systemet, så jeg forstår ikke hvordan du får dette til å stemme?

Dette er katagorisk feil. Det er derfor du ikke får det til å stemme.

Beklager, men jeg tror deg ikke. Du må forklare hvordan dette er mulig, samt vise til tester som beviser det også isåfall for dette vil være ganske banebrytende nyheter

[snorreh]

Nei, fordi langt ifra all PCIe trafikk foregår via DMA (Direct Memory Access) og da brukes FSB-båndbredden.  Hovedpoenget med HyperTransport er nettopp å fjerne flaskehalser sammenlignet med FSB, samt redusere tilgangstider (latency).

Da er det vel bare på dette punktet at vi er uenig. Hvor mye av PCI-E trafikken vil være DMA. Jeg har ikke kunnet finne noen tall/forkalringer på dette, men jeg syns det er usannsynlig at det er så veldig mye som må innom CPU. Jeg syns også at det "lukter" flaskehals av HT nå. Med HT så har AMD lagd en buss som ALT må gjennom hvis det vil til minnet eller CPU. I intel sitt system så avlaster man FSB/minnebuss alt etter som hvor trafikken vil.

 

Jeg tror nok ingen av systemene vil ha en spesielt stor flaskehals, men det er jo greit å få orden på ting her.

Nei, da har du nok missforstått en smule. Det er ikke store forskjellen på DMA-trafikk enten man har et FSB- eller HyperTransport-system, og i realiteten vil faktisk et Athlon 64 system være litt raskere pga. den integrerte minnekontrolleren og DDR som har lavere tilgangstider enn den eksterne minnekontrolleren og DDR2 som P4 benytter. Dette blir nok ganske tydelig når vi se flere benchmarks av PCI-Express ytelse på de forskjellige systemene vil jeg tro

[snorreh]

Selv om mye av I/O-trafikken er DMA, så er det likevel viktig å skille mellom dedisert og delt båndbredde.

Hva mener du med dette? Hvis du innrømmer at all I/O trafikk ikke må gjennom FSB, mens alt må gjennom HT, så er jo sammenligningen ødelakt. Da må man ha tall fra spesielle tilfeller hvor så og så mye av trafikken må innom FSB osv. for å kunne sammenlikne flaskehalser. Hvis vi ikke finner ut hvor mye trafikk fra PCI-E (feks. et grafikkort) som er DMA, så er det ikke så mye å diskutere her.

Je skal prøve å oppklare: HyperTransport er en punkt til punkt buss, dvs. trafikk mellom PCI-Express og minne kan foregå direkte. Hvor mye trafikk som er DMA og ikke avhenger mye av programmer, drivere osv. og kan relativt enkelt måles ved å se på CPU-bruken ved belasting av PCI-Express bussen. Denne diskusjonen blir sånn sett rent hypotetisk inntil vi har noe å sammenligne direkte.