Intel nådde 65nm milepæl

[Simen1]

er det ikke Sram som ikke trenger strøm for å huske data? eller blingser jeg helt nå??

Jeg er redd du blingser alvorlig nå... du tenker sikkert på Mram eller Flash-ram.

 

Sram består normalt av 2-6 transistorer per bit og har ingen mikrokondensator for å holde på data i mange nanosekunder slik alle typer Dram har. Hvis Sram mister spenninga i ca 0,1 ns så er bit'en slettet. Det betyr at den reagerer vanvittig kjapt (latency) Det er nettopp denne egenskapen som er så bra for cache. Sram kan fint operere på flere GHz (faktisk hastighet), bare se på Intel som allerede har prosessorer med 1MB Sram på hele 3,6GHz med 256bit buss. Båndbredden er altså 115,2 GB/s.

 

Men før du får vann i munnen og ønsker deg 512MB Sram på skjermkortet så tenk på hva det koster og at det er nærmest praktisk umulig å sette sammen så mye Sram. Skjermkortet ville i så fall kostet et solid millionbeløp å produsere.

[Knick Knack]

Uansett er jeg litt skuffet over at de bare er 15% raskere ved samme varmeutvikling. (i hvertfall slik jeg tolker teksten).

Det er nok ikke riktig tolkning nei.

 

Først kan vi se på forbedringene:

 

1) 65nm->90nm medfører halvert areal på transistorer samt de korteste signal ledningene som igjen medfører omtrent halvert die størelse. På grunn aV dette vil kapasitans i ledninger reduseres med ~27% og i transistorer med ~50% (bruker nå en enkel 1. ordens tilnærming og ser kun på endringer i areal og lengde)

 

2) Gox (gate isolasjonen) er like tykk som på 90nm prosessen (hvilket ikke er vanlig for node skaleringer) Dette erduserer kapasitansen i transistoren med yterligere 20% (i henhold til intels presentasjon)

 

3) Forbedret Strained Silicon har medført et bedre Ion/Ioff forhold som gir 15% bedre Ion ved samme Ioff eller 4x lavere Ioff ved samme Ion som de hadde i 90nm prosessen.

 

4) Forbedringer i "Low-k" isolasjonen rundt lederne i brikkene har medført at kapasitans per lengdeenhet nå er 70% av det den var i 90nm prosessen.

 

La oss anta at en 90nm Prescott CPU har en TDP på 100W, vi foretar en direkte krymping til denne65nm prosessen og prosessoren har fordelt effektforbruket som følger: 20% lekkasje, 70% klokke+PLL samt logikk 10% eksterne signaler.

 

lekkasjen kan reduseres med 15W om en ikke øker Ion (se 3). Klokke+PLL samt logikk vil få ca ~50% redusert kapasitans i ledningsnettet (se 1+4) samt ~60% redusert kapasitans i transistorene (se 1+2). Kapasitans i ledningsnettet er dominant og mer nøyaktig transistormodell tilsier at mitt anslag er for optimistisk så vi avrunder til ~50% redusert kapasitans for denne delen av kretsen. Om vi antar at effektforbruket er proporsjonalt med kapasitansen så tilsier det 50%*70%*100W=35W.

 

Det er ikke mulig å oppnå nevneverdig reduksjon i effektforbruket knyttet til eksterne signaler pga node krymping så vi ender opp med en ny "65nm Prescott" med 50W effektforbruk og ca samme klokkefrekvens. Dette er en ekstremt grov tilnærming!

 

Så kommer muligheten til å legge inn "sleep transistors" som kobler ut cache blokker eller kombinatorikk blokker (logikk). En kan naturlig nok ikke koble ut tilstandsmaskiner, klokke+PLL osv.

Endret 1. september 2004 av Knick Knack

[Simen1]

Ok. Her har du mer peiling enn meg i hvertfall. Men da skjønner jeg ikke hva det 15%-tallet som intel oppga er for noe? Hvordan tolker du det tallet?

 

Hva ville en slik 1.ordens tilnærming vært for en 100W Willy-> NW ? (Se gjerne bort i fra HT og den ekstra cachen for å forenkle beregningen)

 

Hva ville en slik 1.ordens tilnærming vært for en 100W NW-> en hypotetisk NW2-90nm ? (NW->Prescott er litt værre å estimere siden det er langt i fra en ren nedskalering)

[Knick Knack]

Ok. Her har du mer peiling enn meg i hvertfall. Men da skjønner jeg ikke hva det 15%-tallet som intel oppga er for noe? Hvordan tolker du det tallet?

Ion er strømmen gjennom transistoren når den er på. Ioff er strømmen gjennom transistoren når den er av. Ioff skal selvsagt helst være null, men det er umulig i praksis. Det Intel sier er at de uten å øke Ioff kan levere 15% større Ion. Dette sier bare noe om drivkraften i transistorene. Det jeg tok med i min beregning er at transistorene i tillegg til å bli kraftigere også har fått en vesentlig lettere last å dra. Lasten i en CMOS krets er nesten utelukkende kapasitiv. Det er i allefall en rimelig grei tilnærming når en ser på effektforbruk. Det er ikke godt nok for frekvensanalyser. En må også huske at Ion og Ioff er oppgitt i strøm per lengdeenhet (bredden i transistoren som er hhv 65nm og 90nm, ikke lengden som er hhv 45nm? og 35nm). Så en 65nm transistor leverer likevel noe mindre strøm enn en 90nm transistor. Faktisk bare 83% av hva en 90nm transistor leverer.

 

Jeg har desverre ikke tilstrekelige data eller tid til å regne på Willy og NW. Må kode Pyton nå...

Endret 1. september 2004 av Knick Knack

[Simen1]

Knick knack: Det du sier får Prescott2 til å høres ganske så fantastisk ut. Noe jeg tar med en klype salt. Bla. Overclockers.com har tolket intels utsagn slik jeg gjorde. Her er hele artikkelen:

 

"Strained Silicon 2: Back on Track?"

Ed Stroligo - 8/30/04

 

--------------------------------------------------------------------------------

 

Intel says that they'll be using a new generation of strained silicon to make its new-generation 65nm chips.

 

Is this the fix to heat problems we've been waiting for? Does this put Intel back on track?

 

Not really.

 

Intel says the following about this:

 

"The second generation of Intel strained silicon increases transistor performance by 10 to 15 percent without increasing leakage. Conversely, these transistors can cut leakage by four times at constant performance compared to 90nm transistors. As a result, the transistors on Intel's 65nm process have improved performance without significant increase in leakage."

 

What does that mean in real-life terms?

 

Northwoods leak about 40% of their power. Prescotts leak more than that, maybe 50% or even a bit more than that.

 

If we take Intel at its word, this development will drop power leakage at current speeds down to 10-15% of total power expended, or about the level of pre-PIV generation chips.

 

This would mean that instead of having a 110W Prescott, you'd have a 70W one. That's certainly good news, provided you're satisfied with Prescott-like speed.

 

But, assuming you're an overclocker, that's not likely to be the case.

 

Go back to the statement, and see the part that says, "increases transistor performance by 10 to 15 percent without increasing leakage. (compared to 90nm transistors)" What that would look to mean is that if you boost CPU speed 10-15 percent, you're back in current Prescott leakage territory again.

 

And mind you, these less-than-welcome numbers include any benefits from a process shrinkage, which in the old days would cut power by about half running at the same speed and allow for far more than 10-15% performance improvement.

 

This is a patch to get Intel through one more generation of CPUs (and/or have tolerable dual-core systems). It's not a fix.

 

Is there a more permanent fix in the making?

 

For the moment, Intel thinks that tri-gate transistors are the way to go (put simply, a tri-gate is a 3D rather than a 2D transistor), and currently plans to incorporate that technology into chips made in 2007. AMD is also looking into the technology.

 

The Future?

 

The issue is not "Can this problem be eventually fixed?" Of course it can be fixed, there's plenty of proposed fixes in the research labs of the CPU companies being worked on as we speak.

 

In the short term, though, there are no quick fixes which can be easily implemented. Any potential fixes are pretty much going back to the drawing board and designing a new CPU from scratch type of activity.

 

In the medium term, the question is likely to turn into "Is this problem worth fixing?"

 

If you think that answer is blindingly obvious, you haven't thought enough about it. Let me put it to you this way, if two years from now, we find out a "fixed" generation of processors will cost a minimum $1,000, and that price isn't going to get any lower, are you going to buy one? More importantly, do you think the armies of Joe Sixpacks will?

 

The PC industry has never been about technology. It has been about affordable technology. If the latest and greatest suddenly takes a big leap upward in price simply because it is hellaciously difficult and expensive to make, the vast majority of computer users will say, "No thanks."

 

Of course some people will buy such machines, just as people bought $6,000 PCs twenty years ago. But if that ends up being the price tag, don't expect many buyers.

 

If the choice is between a $6,000 machine two or three times faster than today's, or a $200 equivalent of today's machine, guess what almost every computer user will buy.

 

Not saying this will happen, that will be as foolish as saying that it can't. I'm just saying it could; nobody really knows yet.

 

Ed

[Knick Knack]

simen1: Overclockers.com er sannsynlig vis drevet av "datanerder" som mangler selv grunnlegende kurs i kretsteknikk. Grunnen til at jeg påstår det er at de utelukkende analyserer transistoren og totalt overser lasten den skal drive. Jeg vet ikke om du har prøvd å drive "ekstreme elektriske laster" som skiftnøkler eller skrujern med en bilstereo forsterker, men siden du har kjenskap til elektronikk så regner jeg med at du kjenner forskjellen på å drive en sub og en diskant. Derfor forundrer det meg litt at du sluker en artikkel som ignorerer effekten av 30% lavere linjekapasitans per lengdeenhet, 20% lavere transistor kapasitans og halvert areal -> ytterligere lavere kapasitanser. For ikke å snakke om det faktum at Prescott etter alle landemerker er effektbegrenset. Bare det å få ned temperaturen i chipen vil medføre mulighet for noe høyere frekvenser. Det sagt. Denne 65nm prosessen vil først og fremst redusere effektforbruket ikke øke frekvensen, men for å gjøre forvirringen mer komplett så kan jeg nevne at sist gang jeg så en lignende situasjon hos Intel var ved overgangen fra McKinley til Madison. McKinley var sterkt effektbegrenset og det ble gjort en nesten direkte krymping til Madison som medførte et frekvenshopp på 50%... ikke ulikt Willy->NW. Nå er jeg selvsagt klar over at Prescott på 65nm er en rent hypotetisk sak, men det vil jo tiden vise. Den ville uansett vært et fint suplement til dual core P-M på 65nm for de som må ha singel thread ytelse.

Endret 3. september 2004 av Knick Knack

[Simen1]

Derfor forundrer det meg litt at du sluker en artikkel som ignorerer effekten av 30% lavere linjekapasitans per lengdeenhet, 20% lavere transistor kapasitans og halvert areal -> ytterligere lavere kapasitanser

Du sier mye kloke her, men jeg synes likevel du høres litt for overoptimistisk ut.

 

Bla. Omtaler du samme effekten to ganger som om begge hjalp til på å redusere kapistansen uavhengig av hverandre. (Se det jeg uthevet).

 

Praktisk talt ligger all kapistans enten i transistorene eller i ledere. All kapistans som ikke ligger i transistorene ligger i ledningsnettet. Kapistansen i ledningsnettet og "arealet" (matrix) er altså det samme. Det er ikke to uavhengige kapistanser som kan reduseres individuellt og dermed ha en slags "dobbel" effekt på kapistansen.

 

Jeg er ellers enig i det du sier. Også det at overcloskers er "datanerder", men de har i hvertfall tolket det nøyaktig slik jeg gjorde det. Det er vanskelig å tolke det annerledes så lenge man ikke er chipdesigner eller har veldig mye peiling på sammenhengene her. Kanskje intel burde uttalt seg på en annen måte? En måte som er mye klarere og lettere å forstå for "datanerder".

[Bofur]

Kan si mye rart om overclockers.com , Men de er av de aller første som tyder problemer eller suksess, hos produsentene og gir en pekepin på hva en kan forvent og ikke forvente. De var ute i mai 2003 og sa at Intel har enorme problemer med press-hot (aka prescott) og varmetap. og spådde dermed prisøkning på AMD kommende 64 cpuer ettersom etterspørselen ble større enn produksjonskapasiteten.

 

Uansett så kan Intel wanabees og AMD wanabees stå på barierene og skrike så mye de vil Det er da bare å vente å se om hvems prosessorer som blir de beste, eller best bang for buck

[Knick Knack]

Derfor forundrer det meg litt at du sluker en artikkel som ignorerer effekten av 30% lavere linjekapasitans per lengdeenhet, 20% lavere transistor kapasitans og halvert areal -> ytterligere lavere kapasitanser

Du sier mye kloke her, men jeg synes likevel du høres litt for overoptimistisk ut.

 

Bla. Omtaler du samme effekten to ganger som om begge hjalp til på å redusere kapistansen uavhengig av hverandre. (Se det jeg uthevet).

Ok. "Du misforsto meg rett." Kapasitans per lengdeenhet og redusert kapasitans pga fysisk mindre chip ER to forskjellige ting og du skal multiplisere dem! Selvsagt er kapasitansen i ledningsnettet kun EN ting, men det er vanlig i chip design å beskrive den vha kapasitans per lengdeenhet siden dette kan måles rimelig nøyaktig, er rimelig konsistent for alle brikker produsert på en og samme prosess og ikke minst gir nødvendig informasjon til å beregne kapasitansen til en hvilken som helst leder. Strengt tatt så oppgis kapasitansen per areal enhet, samme gjelder resistans, men ved å anta en fast bredde så kan en forenkle det litt. Nå står det ikke eksplisitt i Intels presentasjon at de har antatt en fast bredde, så her er det faktisk rom for å jukse. Uansett er det slik for typiske signal ledere at de er svært tynne og dermed er kapasitans fra de vertikale sidene også en vesentlig del av bildet! Nå begynner modellen å bli noe mer komplisert skjønner du sikkert. Så Ja, Intel kan ha "jukset" noe med tallene sine siden det neppe er naturlig å ha eksakt like fysiske dimensjoner på lederne i to forskjellige prosesser, men med mindre de har brukt søkte eksempler med proporsjoner som ikke er vanlig for signal ledere så er det veldig begrenset hvor mye de kan jukse med tallene. Det ville jo også vært en skandale i forhold til investorer og ikke minst medarbeidere som HP, som har godt kvalifiserte folk til å lese disse tallene.

 

Kan godt si at de burde gjort presentasjonen mer lettlest for vanlige folk, men den var vel neppe tiltenkt dem. Da hadde de jo også stått i fare for å kjede i hjel de som satt å hørte på og som sannsynligvis var kvalifisert.

 

Praktisk talt ligger all kapistans enten i transistorene eller i ledere. All kapistans som ikke ligger i transistorene ligger i ledningsnettet. Kapistansen i ledningsnettet og "arealet" (matrix) er altså det samme. Det er ikke to uavhengige kapistanser som kan reduseres individuellt og dermed ha en slags "dobbel" effekt på kapistansen.

 

Dette blir altså feil. Effekten er "dobbel"! Med 50% mindre areal er avstandene rundt om 30% kortere internt på chipen og en har i tillegg en redusert lengde enhetskapasitans som altså er 0.7x av det den var tidligere. Dette siste skyldes hovedsaklig at en har tatt i bruk et forbedret low-k materiale til å isolere lederne med. Den gjennomsnittlige lasten i chipen vil altså reduseres til 0.7x0.7=50%

 

Hva dette vil få å si for effektforbruk og frekvenser ikke veldig enkelt å si. Antagelig vil den nye 65nm prosessen ha mer å si for Netburst enn P-M lignende arkitekturer siden det er fokusert på effekt reduksjon fremfor kraftigere transistorer, noe som vil favorisere effektbegrensede design mer enn "signal-delay" begrensede design (P-M og lignende).

Endret 4. september 2004 av Knick Knack