AMD Zen / Ryzen 1-2-3XXX serie tråden

[WhaWuaWua]

Siden jeg er så "SUPER" geek på CPU fronten fant jeg noe stoff her som jeg ønsket å dele.. veldig intressant lesning her om prosser og Noder. 

 

Enjoy

 

 

Where Does 5 Really Mean 30? Process Node Naming

Comments(0)

In my first real blog here, about the Cadence/imec 5nm announcement, I asked what was 5nm on a 5nm process. The answer is nothing. Creating the lithography for 5nm is a major milestone but process naming has become very misleading.

It reminds me of that old Bonzo Dog song Shirt where one little part of the lyrics is:

Good morning. Could I have this shirt cleaned "express," please?
Yes, that'll be three weeks, dearie.
Three weeks? But the sign outside says 59-minute cleaners!
Yes, that's just the name of the shop, luv. We take three weeks to do a shirt.

In the same way “5nm is just the name of the process. It takes 30nm to do the metal.” If you think about it, it would be really difficult to actually make 5nm metal. That is 50Å but the atomic diameter of copper is 12.8Å so the metal would be just four atoms wide. Even at 30nm that is only 24 atomic diameters across.

Back in the stone age of semiconductor, the process name such as 1um (what we now would call 1000nm) really was the gate length. There was sometimes a little specmanship around whether it was the drawn gate-length, the effective gate-length, or the gate-length after mask-skew, but these were all pretty close anyway. The metallization also tracked pretty closely since the main limitation was lithography, which was the same on all layers.

But today that is no longer the case. As An Steegen of imec said, “Ah…what’s in a name? Actually, not that much any more.” It’s just the name of the store.

One important number is 80nm. We have been limited to 193nm light for lithography for years. With immersion lithography, off-axis illumination and aggressive OPC it is possible to use single patterning down to a pitch of 80nm. By some sort of unspoken agreement, this corresponds to a process name of 22nm. This means that 22nm processes are single patterned, while 20nm and below require double patterning. With litho-etch-litho-etch we might theoretically be able to get down to 40nm but due to misalignment between the two double-patterning reticles, we lose 10nm and end up with a minimum half-pitch of 50nm. With SAQP, as on the 5nm test chip, the theoretical limit would be 1/4 of the 80nm we can achieve with single patterning, but we need to add some slack to make up for various imperfect processing. In fact one of the points of the 5nm test chip is to find out what that limit is, with metals scaled from 36nm down to 24nm. The 5nm testchip also has a variation with EUV masks. EUV light is 13.5nm so the wavelength should not be the limiting factor to how low we can go.

One of the other issues in these very advanced processes is what restrictions are put on the designer. With SAQP and a cut mask (actually multiple cut masks) the patterns can only be one dimensional. With EUV, in principle they do not need this restriction, but there has been so little experience with EUV that the yield impact of putting "L" and "T" shaped patterns on the mask are not fully understood. In practice, they may need to be one dimensional too, and they certainly need to be if foundries decide to add EUV as an option, using SAQP as a fallback.

The process roadmap for everyone goes 10nm, 7nm, 5nm. Not everyone is using the same pitches at 10nm and nobody is saying anything public about 7nm. One of the reasons for building the 5nm Cadence/imec testchip is to see what are the practical tradeoffs between smaller pitches, yield, and timing at the 5nm node.

But all processes with the same name are not the same. Some 59-minute cleaners only take two weeks. So when the question is “what does 5nm mean?” the answer is, or will be, “it depends.” But with this test chip, we will have a much better idea of what is possible.

[HKS]

Samsung har produsert FinFet transistorer i åresvis, faktisk har finfet eksistert i nesten 10år

Selvsagt har industrien forsket på FinFET-transistorer i mange år, men 2015 var første året at Samsung brukte disse transistorene i ekte produkter.  

 

men det jeg er enig i er at Intel var den første halvleder produsenten til å flytte seg fra 32nm til 22nm. og i så måte "bane" vei for 20nm og her er intel forran, det som jeg håper på AMD vil lykkes godt med er et produkt som vil KONKURERE med INTEL. og der tenker jeg de er på vei med å få inn samsung som produsent.

Det er strengt talt GlobalFoundries som AMD bruker, men de samarbeider med Samsung om produksjonen. Det er også verdt å merke seg at det er ganske stor forskjell på en typisk SoC som Samsung bruker i en mobil (under 5W) en CPU for arbeidsstasjoner og servere (75W og oppover). Så selv om man har produsert brikker på 14/16nm i over ett år så blir det ikke enkelt å begynne å produsere high-performance CPU og GPU design.

 

og for å svare på det at Jim Keller er en "mirakel" mann, NOOOOO just plain NOOOO skjønner ikke helt hvorfor du drar det kortet, se over tråden en gang til, Jim Keller er en UTROLIG dyktig LEDENDE figur innen det aktuelle feltet. just saying. jeg PERSONLIG blir gira av tanken på hans produkt. btw Jim Keller er Chief engineer, så jo han er egentlig sjefen her.

Hvorfor jeg sier det? Fordi det er enkelte her som fremstiller han som en en mirakelmann. Selsagt er han dyktig, men det er også flere andre personer innenfor dette feltet som er minst like dyktige som han.   

 

 

Legger inn litt stoff her. 

 

Cadence, ARM, Samsung 14nm Test Chip – Collaboration Eases FinFET Digital Implementation

Comments(0)

 

A recent test chip tapeout using the Samsung 14nm FinFET process revealed significant progress in digital implementation at this new process node. Thanks to deep collaboration and extensive R&D investments in libraries, process, and tools, the digital implementation of the test chip was successfully completed in about eight weeks.  The test chip tapeout was announced Dec. 20, 2012 by ARM and Cadence.

This chip is actually the second 14nm FinFET tapeout for Cadence and ARM. The first used an ARM Cortex-M0 processor and was based on an IBM silicon-on-insulator (SOI) process (you can read the press release here or a more detailed blog post here). The latest tapeout is the first 14nm tapeout to use a high-performance ARM Cortex-A series processor core -- the Cortex-A7 -- and it uses a Samsung bulk CMOS process. This digital implementation project was a three-way, geographically distributed collaborative effort across many time zones.

Klarer ikke så se hvorfor dette er relevant i forhold til Zen?

 

Alt dette utklippet sier er at Samsung sammen med ARM hadde en testbrikke bassert på en ARM Coretex M0 (mikrokontroller med under 1W TPD).

[Koven]

Zen vil da ha ca. 55% bedre IPC over dagens FX prosessorer.

[LMH1]

 

As 16-core hybrid version of Zen, the new Opteron will receive 512 KB second-level cache per core (up to 16 MB in total) and 8 MB of cache in the third level for every four cores (up to 64 MB in total). Mentions that the 32-core Opteron version will be able to perform up to 64 streams of code, that sounds promising. In addition, the eight-mentioned memory controller DDR4, each channel which can address up to 256 GB. Chipsets for the new platform will be supported PCI Express 3.0 and will have a four-port 10GbE. Also, of course, they will be implemented support mnogosoketnyh and multiprocessor configurations.

Fire-port 10 gbE? Håper de mener 10 gigabit ethernet?

[WhaWuaWua]

 

Samsung har produsert FinFet transistorer i åresvis, faktisk har finfet eksistert i nesten 10år

Selvsagt har industrien forsket på FinFET-transistorer i mange år, men 2015 var første året at Samsung brukte disse transistorene i ekte produkter.  

 

men det jeg er enig i er at Intel var den første halvleder produsenten til å flytte seg fra 32nm til 22nm. og i så måte "bane" vei for 20nm og her er intel forran, det som jeg håper på AMD vil lykkes godt med er et produkt som vil KONKURERE med INTEL. og der tenker jeg de er på vei med å få inn samsung som produsent.

Det er strengt talt GlobalFoundries som AMD bruker, men de samarbeider med Samsung om produksjonen. Det er også verdt å merke seg at det er ganske stor forskjell på en typisk SoC som Samsung bruker i en mobil (under 5W) en CPU for arbeidsstasjoner og servere (75W og oppover). Så selv om man har produsert brikker på 14/16nm i over ett år så blir det ikke enkelt å begynne å produsere high-performance CPU og GPU design.

 

og for å svare på det at Jim Keller er en "mirakel" mann, NOOOOO just plain NOOOO skjønner ikke helt hvorfor du drar det kortet, se over tråden en gang til, Jim Keller er en UTROLIG dyktig LEDENDE figur innen det aktuelle feltet. just saying. jeg PERSONLIG blir gira av tanken på hans produkt. btw Jim Keller er Chief engineer, så jo han er egentlig sjefen her.

Hvorfor jeg sier det? Fordi det er enkelte her som fremstiller han som en en mirakelmann. Selsagt er han dyktig, men det er også flere andre personer innenfor dette feltet som er minst like dyktige som han.   

 

 

Legger inn litt stoff her. 

 

Cadence, ARM, Samsung 14nm Test Chip – Collaboration Eases FinFET Digital Implementation

Comments(0)

 

A recent test chip tapeout using the Samsung 14nm FinFET process revealed significant progress in digital implementation at this new process node. Thanks to deep collaboration and extensive R&D investments in libraries, process, and tools, the digital implementation of the test chip was successfully completed in about eight weeks.  The test chip tapeout was announced Dec. 20, 2012 by ARM and Cadence.

This chip is actually the second 14nm FinFET tapeout for Cadence and ARM. The first used an ARM Cortex-M0 processor and was based on an IBM silicon-on-insulator (SOI) process (you can read the press release here or a more detailed blog post here). The latest tapeout is the first 14nm tapeout to use a high-performance ARM Cortex-A series processor core -- the Cortex-A7 -- and it uses a Samsung bulk CMOS process. This digital implementation project was a three-way, geographically distributed collaborative effort across many time zones.

Klarer ikke så se hvorfor dette er relevant i forhold til Zen?

 

Alt dette utklippet sier er at Samsung sammen med ARM hadde en testbrikke bassert på en ARM Coretex M0 (mikrokontroller med under 1W TPD).

 

WoW... ok. vel det jeg forsøker å vise til, AMD - samsung - sammarbeid = spennede hvorfor? Arm= RISC Intel føler seg tuet av RISC

grunnet deres ledende plass i mobil segmentet Intels ATOM processorer er CISC, høyere effektivitet i RISC en CISC grunnet mindre kompleksitet, og lavere forbruk, for ikke å snakke om AMD Heterogeneous System Architecture ( HSA ) som de nå satser på i ZEN. vel cisc har x86 instruksjoner, risc har ikke, men hsa fikser det med å kombinere x86 og risc, på en flate. 

 

åså bare for å slå den ballen om zen server chip først, død. så slippes ikke server chippen før i 2017

 

Zen will also be manufactured using a significantly faster, more power efficient manufacturing process with twice the transistor density of the current 28SHP process used for Steamroller and Excavator based APUs. The process also enables much better scalability from high performance enthusiast FX CPUs to low power APUs.

Fianlly, we should see the new core debut with a new set of enthusiast FX processors scheduled to come out in 2016 on the AM4 socket. With Zen based server chips and mainstream APUs set to follow in 2017.

 

Read more: http://wccftech.com/amd-zen-cpu-core-microarchitecture-detailed/2/#ixzz3zHkVMPL9

[WhaWuaWua]

 

 

Samsung har produsert FinFet transistorer i åresvis, faktisk har finfet eksistert i nesten 10år

Selvsagt har industrien forsket på FinFET-transistorer i mange år, men 2015 var første året at Samsung brukte disse transistorene i ekte produkter.  

 

men det jeg er enig i er at Intel var den første halvleder produsenten til å flytte seg fra 32nm til 22nm. og i så måte "bane" vei for 20nm og her er intel forran, det som jeg håper på AMD vil lykkes godt med er et produkt som vil KONKURERE med INTEL. og der tenker jeg de er på vei med å få inn samsung som produsent.

Det er strengt talt GlobalFoundries som AMD bruker, men de samarbeider med Samsung om produksjonen. Det er også verdt å merke seg at det er ganske stor forskjell på en typisk SoC som Samsung bruker i en mobil (under 5W) en CPU for arbeidsstasjoner og servere (75W og oppover). Så selv om man har produsert brikker på 14/16nm i over ett år så blir det ikke enkelt å begynne å produsere high-performance CPU og GPU design.

 

og for å svare på det at Jim Keller er en "mirakel" mann, NOOOOO just plain NOOOO skjønner ikke helt hvorfor du drar det kortet, se over tråden en gang til, Jim Keller er en UTROLIG dyktig LEDENDE figur innen det aktuelle feltet. just saying. jeg PERSONLIG blir gira av tanken på hans produkt. btw Jim Keller er Chief engineer, så jo han er egentlig sjefen her.

Hvorfor jeg sier det? Fordi det er enkelte her som fremstiller han som en en mirakelmann. Selsagt er han dyktig, men det er også flere andre personer innenfor dette feltet som er minst like dyktige som han.   

 

 

Legger inn litt stoff her. 

 

Cadence, ARM, Samsung 14nm Test Chip – Collaboration Eases FinFET Digital Implementation

Comments(0)

 

A recent test chip tapeout using the Samsung 14nm FinFET process revealed significant progress in digital implementation at this new process node. Thanks to deep collaboration and extensive R&D investments in libraries, process, and tools, the digital implementation of the test chip was successfully completed in about eight weeks.  The test chip tapeout was announced Dec. 20, 2012 by ARM and Cadence.

This chip is actually the second 14nm FinFET tapeout for Cadence and ARM. The first used an ARM Cortex-M0 processor and was based on an IBM silicon-on-insulator (SOI) process (you can read the press release here or a more detailed blog post here). The latest tapeout is the first 14nm tapeout to use a high-performance ARM Cortex-A series processor core -- the Cortex-A7 -- and it uses a Samsung bulk CMOS process. This digital implementation project was a three-way, geographically distributed collaborative effort across many time zones.

Klarer ikke så se hvorfor dette er relevant i forhold til Zen?

 

Alt dette utklippet sier er at Samsung sammen med ARM hadde en testbrikke bassert på en ARM Coretex M0 (mikrokontroller med under 1W TPD).

 

WoW... ok. vel det jeg forsøker å vise til, AMD - samsung - sammarbeid = spennede hvorfor? Arm= RISC Intel føler seg tuet av RISC

grunnet deres ledende plass i mobil segmentet Intels ATOM processorer er CISC, høyere effektivitet i RISC en CISC grunnet mindre kompleksitet, og lavere forbruk, for ikke å snakke om AMD Heterogeneous System Architecture ( HSA ) som de nå satser på i ZEN. vel cisc har x86 instruksjoner, risc har ikke, men hsa fikser det med å kombinere x86 og risc, på en flate. 

 

åså bare for å slå den ballen om zen server chip først, død. så slippes ikke server chippen før i 2017

 

Zen will also be manufactured using a significantly faster, more power efficient manufacturing process with twice the transistor density of the current 28SHP process used for Steamroller and Excavator based APUs. The process also enables much better scalability from high performance enthusiast FX CPUs to low power APUs.

Fianlly, we should see the new core debut with a new set of enthusiast FX processors scheduled to come out in 2016 on the AM4 socket. With Zen based server chips and mainstream APUs set to follow in 2017.

Read more: http://wccftech.com/amd-zen-cpu-core-microarchitecture-detailed/2/#ixzz3zHkVMPL9

 

Glemte å legge til en sak her, over snakker jeg IKKE om amd fx entusiast processorer som btw også vil få navnet Zen de er Rene X86-64 CPU er. men viser mer til at AMD nå satser fullt på en del av markedet som dem ikke har fått hevdet seg skikkelig i. med deres nye HSA og det som følger i kjølvannet.

[HKS]

WoW... ok. vel det jeg forsøker å vise til, AMD - samsung - sammarbeid = spennede hvorfor? Arm= RISC Intel føler seg tuet av RISC

grunnet deres ledende plass i mobil segmentet Intels ATOM processorer er CISC, høyere effektivitet i RISC en CISC grunnet mindre kompleksitet, og lavere forbruk, for ikke å snakke om AMD Heterogeneous System Architecture ( HSA ) som de nå satser på i ZEN. vel cisc har x86 instruksjoner, risc har ikke, men hsa fikser det med å kombinere x86 og risc, på en flate.

Nå skjønner jeg ikke hva du prøver å komme frem til...

 

x86 er et CISC (complex instruction set computing) instruksjonsset, ARM er et RISC (reduced instruction set computer) instruksjonsett. Det kommer du ikke rundt. Alle AMD og Intel sine x86 prosessorer må kunne støtte variable instruksjonslengde.

 

AMD jobber også med sine egen ARM-prosessorer (K12), men dette har ikke noe med Zen og gjøre. 

 

HSA har ingenting med dette å gjøre.

 

 

åså bare for å slå den ballen om zen server chip først, død. så slippes ikke server chippen før i 2017

Første Zen-produkter som kommer vil bli brukt i servere og high-end arbeidsstasjoner. Det er samme brikke, på samme måte som at Intel bruker samme brikke i både high-end Core i7 og Xeon (Haswell-E, Broadwell-E, etc.)

 

 

Glemte å legge til en sak her, over snakker jeg IKKE om amd fx entusiast processorer som btw også vil få navnet Zen de er Rene X86-64 CPU er. men viser mer til at AMD nå satser fullt på en del av markedet som dem ikke har fått hevdet seg skikkelig i. med deres nye HSA og det som følger i kjølvannet.

Nå skjønner jeg ikke hva du mener.

Alle CPU'er AMD og Intel har kommet med de siste årene er 64-bit x86 CPUer.

 

HSA har ingenting med instruksjonsettet til prosessorene å gjøre.

[WhaWuaWua]

 

WoW... ok. vel det jeg forsøker å vise til, AMD - samsung - sammarbeid = spennede hvorfor? Arm= RISC Intel føler seg tuet av RISC

grunnet deres ledende plass i mobil segmentet Intels ATOM processorer er CISC, høyere effektivitet i RISC en CISC grunnet mindre kompleksitet, og lavere forbruk, for ikke å snakke om AMD Heterogeneous System Architecture ( HSA ) som de nå satser på i ZEN. vel cisc har x86 instruksjoner, risc har ikke, men hsa fikser det med å kombinere x86 og risc, på en flate.

Nå skjønner jeg ikke hva du prøver å komme frem til...

 

x86 er et CISC (complex instruction set computing) instruksjonsset, ARM er et RISC (reduced instruction set computer) instruksjonsett. Det kommer du ikke rundt. Alle AMD og Intel sine x86 prosessorer må kunne støtte variable instruksjonslengde.

 

AMD jobber også med sine egen ARM-prosessorer (K12), men dette har ikke noe med Zen og gjøre. 

 

HSA har ingenting med dette å gjøre.

 

 

åså bare for å slå den ballen om zen server chip først, død. så slippes ikke server chippen før i 2017

Første Zen-produkter som kommer vil bli brukt i servere og high-end arbeidsstasjoner. Det er samme brikke, på samme måte som at Intel bruker samme brikke i både high-end Core i7 og Xeon (Haswell-E, Broadwell-E, etc.)

 

 

Glemte å legge til en sak her, over snakker jeg IKKE om amd fx entusiast processorer som btw også vil få navnet Zen de er Rene X86-64 CPU er. men viser mer til at AMD nå satser fullt på en del av markedet som dem ikke har fått hevdet seg skikkelig i. med deres nye HSA og det som følger i kjølvannet.

Nå skjønner jeg ikke hva du mener.

Alle CPU'er AMD og Intel har kommet med de siste årene er 64-bit x86 CPUer.

 

HSA har ingenting med instruksjonsettet til prosessorene å gjøre

Ok,   Jeg har en fæl måte å forklare ting på, og jeg merker at du kan en hel del om feltet, tilogmed mer en jeg gjør!

 

vi er i aller høyeste grad enige, og ja jeg vet veldig godt at Arm til AMD er K12 samtidig vet jeg veldig godt at alle CPU er fra AMD de siste åra har vært med x86-64 instruksjonssett. Jeg har ikke sagt noe om at de ikke har produsert x86-64 cpuer. 

 

HSA er IKKE instruksjonssett, og har heller ikke nevnt hsa i forbindelse med instruksjonssett. men snarere som jeg sa system arkitektur. blablabla

 

og hvis du tar deg tid til å lese nøye gjennom hva jeg skreiv, så skrev jeg ikke noe om at jeg måtte ha forklaring på hva RISC og CISC er for no.

 

Kan vi spore tilbake til det vi vet om ZEN og det vi evnt ser frem til ser for oss osv!? 

 

her er det jeg har fått med meg om HSA som modell, og kan godt være jeg har missoppfattet noe, da jeg kun er selvutnevnt "expert" 

 

http://developer.amd.com/resources/heterogeneous-computing/what-is-heterogeneous-computing/

[Koven]

Er det ikke kun APU som vil ha HSA?

[WhaWuaWua]

Er det ikke kun APU som vil ha HSA?

Zen APU vil ha støtte for HSA1.0 det er helt korrekt.

[WhaWuaWua]

Og her har vi litt om når tid ting slipper, og hva som slipper intill videre er dette hva vi kan stille oss innpå.

 

Kilde wcctech.com

 

Zen will be featured in AMD’s enthusiast CPU product line in 2016. Lisa Su confirmed that the new CPU architecture will be arriving to desktop FX CPUs first and to servers second. Succeeding Zen will be Zen+ cores. Which will feature evolutionary improvement over Zen. The company will introduce a new socket in 2016 dubbed AM4 that will house products spanning from high performance CPUs to mainstream APUs based on Zen and next generation FinFET GCN based GPUs.

[WhaWuaWua]

Og videre det siste vi vet iforhold til chipset, socket, implimentering av nye ting er DDR4 SMT opp til 8 High performance Zen cores. Og 12MB ny high bandwidth cache.

Nytt chipset er ikke bekreftet as we speak. Men ryktene sier at vi skal se HK i butikkene før CPU kommer. Noe som jeg personlig er litt snodig. Men igjen ikke bekreftet. ONLY RUMORS! følte jeg måtte legge det til så slipper vi noen missoppfattelser

[Koven]

 

Er det ikke kun APU som vil ha HSA?

Zen APU vil ha støtte for HSA1.0 det er helt korrekt.

 

Excavator har HSA 1.0, mulig Zen vil kanskje faa en forbedret versjon... 

 

Dagens toppmodeler fra AMD for desktopp er vel Piledriver... Excavator har ca 15% hoyere IPC enn Piledriver, og Zen 40% hoyere IPC enn Excavator... DVS at Zen vil ha ca 55% hoyere IPC enn dagens toppmodelller i fra AMD for desktop!

[WhaWuaWua]

Så litt til samme kilde.

 

 

The Patch Allows Us To Get A Glimpse Into The Inner-Workings Of AMD’s Next Generation High Performance x86 CPU Core “Zen”

 

Today, with the information that we’ve learned from the patch, we can get a better idea of how Zen looks like from a high-level design standpoint.

So let’s dive straight into the new details that made their into the patch, but first I’d like to give a shout-out to Matthias Waldhauer AKA “Dresdenboy” who spotted the patch and reported on it in his blog.

 

Below is a quote of the most relevant code sections of the patch, the ones that we’re certainly most interested in.

 

+;; Integer unit 4 ALU pipes.

 

+(define_cpu_unit "znver1-ieu0" "znver1_ieu")

 

+(define_cpu_unit "znver1-ieu1" "znver1_ieu")

 

+(define_cpu_unit "znver1-ieu2" "znver1_ieu")

 

+(define_cpu_unit "znver1-ieu3" "znver1_ieu")

 

+(define_reservation "znver1-ieu" "znver1-ieu0|znver1-ieu1|znver1-ieu2|znver1-ieu3")

 

+

 

+;; 2 AGU pipes.

 

+(define_cpu_unit "znver1-agu0" "znver1_agu")

 

+(define_cpu_unit "znver1-agu1" "znver1_agu")

 

+(define_reservation "znver1-agu-reserve" "znver1-agu0|znver1-agu1")

Floating point unit 4 FP pipes.

 

+(define_cpu_unit "znver1-fp0" "znver1_fp")

 

+(define_cpu_unit "znver1-fp1" "znver1_fp")

 

+(define_cpu_unit "znver1-fp2" "znver1_fp")

 

+(define_cpu_unit "znver1-fp3" "znver1_fp")

 

+

 

+(define_reservation "znver1-fpu" "znver1-fp0|znver1-fp1|znver1-fp2|znver1-fp3")

–

This gives us a beautiful insight into what a Zen core looks like from a high-level design standpoint. Each core has four ALU pipes , two AGU pipes and four FP pipes. ALU is short for Arithmetic Logic Unit, AGU is short for Address Generation Unit and FP is short for Floating Point.

 

The four ALU pipes in this context represent the core’s integer pipeline and the four FP pipes represent the floating point pipeline inside the core’s Floating Point Unit. The AGU’s work in tandem with the integer front-end to facilitate communication between the ALUs and a II-read, I-write L1 cache according to an AMD engineer’s linkedin profile that Mr. Waldhauer has spotted.

 

While all of this sounds mighty exciting it can get really confusing rather quickly. In turn, the best way to comprehend the high-level design of the core is to visualize it and so that’s exactly what we did.

[WhaWuaWua]

 

 

Er det ikke kun APU som vil ha HSA?

Zen APU vil ha støtte for HSA1.0 det er helt korrekt.

Excavator har HSA 1.0, mulig Zen vil kanskje faa en forbedret versjon...

 

Dagens toppmodeler fra AMD for desktopp er vel Piledriver... Excavator har ca 15% hoyere IPC enn Piledriver, og Zen 40% hoyere IPC enn Excavator... DVS at Zen vil ha ca 55% hoyere IPC enn dagens toppmodelller i fra AMD for desktop!

[WhaWuaWua]

Noe klikka der! ? mulig du har rett i det, nå kjenner jeg ikke til prosentvis IPC ell Instruction Per Clock mellom Piledriver og Excavator men ja, Excavator er basen man måler økning i IPC fra ja. Sånn i henhold til ZEN og iføle Mark Papermaster så er den økningen statisk. Å slik jeg tenker burde man ha et enormt solid grunnlag før man går ut med slike uttalelser.. ? håper det ga deg noe i svar hvertfall men ja Excavator er den første til å støtte HSA 1.0 de nye Zen baserte APUene vil og få HBM 2.0

[Koven]

Noe klikka der! mulig du har rett i det, nå kjenner jeg ikke til prosentvis IPC ell Instruction Per Clock mellom Piledriver og Excavator men ja, Excavator er basen man måler økning i IPC fra ja. Sånn i henhold til ZEN og iføle Mark Papermaster så er den økningen statisk. Å slik jeg tenker burde man ha et enormt solid grunnlag før man går ut med slike uttalelser.. håper det ga deg noe i svar hvertfall men ja Excavator er den første til å støtte HSA 1.0 de nye Zen baserte APUene vil og få HBM 2.0

Steamroller og excavator var kun ment for det bæbare markedet. Steamroller har 5% mer IPC enn piledriver, og excavator 10% mer IPC enn steamroller. Tallet vi må sammenlingne med for desktop er 55%^^

Endret 5. februar 2016 av Koven

[WhaWuaWua]

 

Noe klikka der! mulig du har rett i det, nå kjenner jeg ikke til prosentvis IPC ell Instruction Per Clock mellom Piledriver og Excavator men ja, Excavator er basen man måler økning i IPC fra ja. Sånn i henhold til ZEN og iføle Mark Papermaster så er den økningen statisk. Å slik jeg tenker burde man ha et enormt solid grunnlag før man går ut med slike uttalelser.. håper det ga deg noe i svar hvertfall men ja Excavator er den første til å støtte HSA 1.0 de nye Zen baserte APUene vil og få HBM 2.0

Steamroller og excavator var kun ment for det bæbare markedet. Steamroller har 5% mer IPC enn piledriver, og excavator 10% mer IPC enn steamroller.

Aha!. Takk for opplysningen, ja da er det trygt å anta, at den reelle økningen vi vil se iforhold til la oss si FX8350 seff med forbehold være 55% noe som er FENOMENALT og over en generasjon aldr gjort før.. med fare for å bite meg selv i ræva her! ?

[Koven]

 

 

Noe klikka der! mulig du har rett i det, nå kjenner jeg ikke til prosentvis IPC ell Instruction Per Clock mellom Piledriver og Excavator men ja, Excavator er basen man måler økning i IPC fra ja. Sånn i henhold til ZEN og iføle Mark Papermaster så er den økningen statisk. Å slik jeg tenker burde man ha et enormt solid grunnlag før man går ut med slike uttalelser.. håper det ga deg noe i svar hvertfall men ja Excavator er den første til å støtte HSA 1.0 de nye Zen baserte APUene vil og få HBM 2.0

Steamroller og excavator var kun ment for det bæbare markedet. Steamroller har 5% mer IPC enn piledriver, og excavator 10% mer IPC enn steamroller.

Aha!. Takk for opplysningen, ja da er det trygt å anta, at den reelle økningen vi vil se iforhold til la oss si FX8350 seff med forbehold være 55% noe som er FENOMENALT og over en generasjon aldr gjort før.. med fare for å bite meg selv i ræva her!

 

Mange som bommer her^^ Men nå kommer excavator til desktop, men da som APU. For desktop så er 55% som er tallet, og ikke 40%^^

[WhaWuaWua]

Hm!.. ble visst produsert en Excavator variant for server og enterprice markedet også, både CPU og APU kodenavn Toronto.

 

Neste Iterasjon ZEN! ? ser sinnsykt frem til den. Håper bare og velger å stole faktisk om så bare en smule så stoler jeg litt på det vi har av info til nå.