Hva avgjør hvor mange kretser du trenger når du lager teller?

[cenenzo]

"delt på 2"? Kan du utdype?

 

Jada, jeg har kjennskap til D-vippa og SR-vippa også, men jeg har ingen planer om å greie ut om alt jeg vet om dem. Er det noe konkret du lurer på og ikke forstår så er det bare å spørre.

 

Bare fortsett å være aktiv på forumet du, så er jeg fornøyd

 

deler jk vippa alltid frekvensen på 2? altså når du tegner pulsen :o

 

jeg har vansker med denne oppg, fordi jeg ikke helt skjønner ossen den fungerer.

 

Oppgave 1

Bruk 74LS93 til å lage en neddeler, som deler frekvensen på 12. Lag både kretstegning og

tidsskjema. Bruk dette til å forklare virkemåten, og at den faktisk deler frekvensen på 12.

fasit:

Tellesekvensen blir da: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 0, 1 osv

0 0 0 0

1 0 0 1

2 0 1 0

3 0 1 1

4 1 0 0

5 1 0 1

6 1 1 0

QDQCQB

Vi kan sende signalet inn på inngang B. Så kobler vi utgang

QD til inngang A. På den måten får vi en 50/50% dutycycle

på signalet ut, som blir på QA.

Da signalet blir delt på to i det siste trinnet også, deler vi

signalet først på 6. En neddeling på 12 får vi da ved å først

dele på 6, og deretter på 2. 6∙2=12

Når utgangen er kommet til 6, som er binært 110, skal

telleren resettes. Hvis vi ser på kretstegningen av en 74LS93,

og bruker inngang B, og kobler utgang QD til inngang A.

Dessuten kobler vi utgangene QC og QD inn på henholdsvis

R0(1) og R0(2), for å resette telleren når QC og QD begge er

lik 1.

Husk at inngang A er på en ny 74LS93 krets, fordi den skal

ikke resettes ved tallet 6.

I tidsplan blir det:

 

 

 

på tidsplanen, på talllinjen helt underst, så er det bare 0 - 1 , også blir det 8? skjønner ikke helt hvordan tiden har blitt tegnet opp, eller framgangsmåten dem har tenkt når de tegna opp tidsskjemaet for denne oppg..

 

hva er dutycycle ?

Endret 7. desember 2013 av cenenzo

[r2d290]

Ja, frekvensensen til Q vil alltid være halvparten av frekvensen på klokkeinngangen på den samme vippa. Grunnen til dette er utgangen endrer seg bare på flanker, altså enten positiv flanke eller negativ flanke. Og siden det kun er én negativ flanke i løpet av en 0-1-0 syklus på klokka, vil det føre til en halvvering.

 

Hadde derimot Q endret til stand på både positiv og negativ flanke, ville frekvensen vært lik.

 

Duty cycle er hvor stor del av en periodetid at signalet er høyt. Hvis det er 50/50 så vil det si at pulsen er like mye høy som lav. Er den på mindre enn 50 vil det si at signalet er høyt i en kortere periode enn den er lav. Det ser du f.eks. på QC og QD.

 

Telleren teller på normalt vis fra 0 til 5, og resetter seg i det den kommer til 6. (hvis du ser kun på Qb til Qd). Når den har nullstilt QB, QC og QD må den legge en "i mente" (lagre at den har telt til 6 en gang før). Denne lages da ved å sette utgangen på D til inngangen på A (A blir ikke resatt). Også antar jeg at QA nullstiller seg ut ifra en OG-port når QD og QA er høy.

[cenenzo]

Ja, frekvensensen til Q vil alltid være halvparten av frekvensen på klokkeinngangen på den samme vippa. Grunnen til dette er utgangen endrer seg bare på flanker, altså enten positiv flanke eller negativ flanke. Og siden det kun er én negativ flanke i løpet av en 0-1-0 syklus på klokka, vil det føre til en halvvering.

 

Hadde derimot Q endret til stand på både positiv og negativ flanke, ville frekvensen vært lik.

 

Duty cycle er hvor stor del av en periodetid at signalet er høyt. Hvis det er 50/50 så vil det si at pulsen er like mye høy som lav. Er den på mindre enn 50 vil det si at signalet er høyt i en kortere periode enn den er lav. Det ser du f.eks. på QC og QD.

 

Telleren teller på normalt vis fra 0 til 5, og resetter seg i det den kommer til 6. (hvis du ser kun på Qb til Qd). Når den har nullstilt QB, QC og QD må den legge en "i mente" (lagre at den har telt til 6 en gang før). Denne lages da ved å sette utgangen på D til inngangen på A (A blir ikke resatt). Også antar jeg at QA nullstiller seg ut ifra en OG-port når QD og QA er høy.

 

tusen takk! skjønte iallefall en god del mer nå! et men da leser jeg bare av Qb - Qd , men hva om jeg skal lese fra Qa og? hva slags tall blir det der?:o

[r2d290]

Hmm, se på det sånn: Qb til Qd gjør jobben med å begrense frekvensen ved å telle til 6 to ganger. Qa er resultatet, som er en frekvens som er 12 ganger tregere enn inngangen.

 

Så, tellinga foregår i Qb til Qd, mens det endelige "svaret" Kommer ut av Qa.

[cenenzo]

Hmm, se på det sånn: Qb til Qd gjør jobben med å begrense frekvensen ved å telle til 6 to ganger. Qa er resultatet, som er en frekvens som er 12 ganger tregere enn inngangen.

 

Så, tellinga foregår i Qb til Qd, mens det endelige "svaret" Kommer ut av Qa.

 

1. Lag en adressedekoder vha logiske porter. Du har 4 stk minnekretser, som skal enables hver

og en, gitt av utgangen fra 2 bit (fra en adressebuss). La oss si at du bruker 32 KB

minnekretser. I ditt system skal du ha 4 slike kretser, slik at du totalt for 32 KB ∙ 4 = 128 KB

minne. Du bruker da de to øverste bit i en adressebuss, til å enable en krets. Anta at

enablesignalet er aktiv ved 1 på utgangen. (aktiv H). Lag kretstegning av denne

adressedekoderen.

kan du noe om adressedekoder? Sliter med å forstå logikken hvordan jeg skal tenke meg fram for å løse oppgaven