Her er brikkene du ikke ser

[fjarle]

Motoren i kraftige nettbrett og mobiler får plass på en fingernegl.

 

Her er brikkene du ikke ser

 

[Twinflower]

Dette er muligens et fantastisk dumt spørsmål og vil sikkert sette meg i et dårlig lys, men hvorfor øker de ikke brikkestørrelsen og lar avstanden mellom transistorene bidra til redusert varmeutvikling?

[Mannen med ljåen]

Jeg er ikke ekspert.

Men jeg tror forslaget ditt ville hatt motsatt effekt.

Strømforbruket minskes ved krymping.

Lager man den større, vil det bli større tap i "ledningene" mellom transistorene også.

 

Som sagt, jeg er ikke ekspert.

Endret 21. mars 2012 av Mannen med ljåen

[Erik J. Nilsen]

Rett og slett fordi dette ikke gir lavere varmeutvikling. Strømmen gjennom brikken er den samme, og varmen som generes er den samme, eneste forskjellen vil være at "tom-rommet" blir en isolator, som potensielt vil kunne øke varmeutviklingen enda noe da det er mer "masse".

 

Grunnen til mindre brikker, tettere struktur etc henger sammen med at de samtidig kan senke strømmen som går gjennom brikkene, derav minske varmetapet.

[Sandwich]

Dette er muligens et fantastisk dumt spørsmål og vil sikkert sette meg i et dårlig lys, men hvorfor øker de ikke brikkestørrelsen og lar avstanden mellom transistorene bidra til redusert varmeutvikling?

Måte da telefonen bli større? CPU'en er koblet til et hovedkort, som blir større og mer energi (volt) kreves ved større dimensjoner

[sverreb]

Dette er muligens et fantastisk dumt spørsmål og vil sikkert sette meg i et dårlig lys, men hvorfor øker de ikke brikkestørrelsen og lar avstanden mellom transistorene bidra til redusert varmeutvikling?

Først og fremst fordi det øker kostnaden, og øker størrelsen på sluttproduktet.

Du ville heller ikke fått redusert varmeutvikling (Faktisk heller marginalt mer fordi det blir litt mer kapasitans i lengre ruting), men større brikker vil gi litt lavere energitetthet som kan lette jobben med å lede den bort.

[sverreb]

Grunnen til mindre brikker, tettere struktur etc henger sammen med at de samtidig kan senke strømmen som går gjennom brikkene, derav minske varmetapet.

 

Nja, nyere teknologier tillater en viss reduksjon av spenningen, men dette er ikke på noen måte proporsjonalt lengre. Mindre geometrier gir også lavere kapasitans som gir mindre strømforbreuk (Men chipstørrelse henger bare sammen med geometristørrelse i den forstand at man kan pakke ting tettere med mindre geometrier), på den annen side er dimensjonene blitt så små at lekkasjestrømmer er blitt en vesentlig bidrragsyter til strømforbruket, så helt siden ~65nm noden har det vært hovedsaklig systemkonstruksjon fremfor teknologi som har gitt lavere strømforbruk. (D.v.s. power-gating, dynamisk spenning, dynamisk back-bias, retention celler, selektiv bruk av lavlekkasjetransistorer for ikke-kritisk logikk)

Endret 21. mars 2012 av sverreb

[Blåbær]

Hvilke av Sonys produkter bruker ST Ericssons brikker?

Alle andre telefonene er jo nevnt.

[fjarle]

Blåbær: Én av dem er nevnt i artikkelen - Xperia P. Også den litt rimeligere Xperia U kjører STE8500

 

[FrihetensRegn]

S5 skal visstnok by på sekskjerner på 2.5 GHz, mest sannsynlig for nettbrett.

[Twinflower]

Ser at folk nevner at økt størrelse gir økt kapasitans; kan dere forklare dette nærmere? Jeg ser ikke hvordan en gjeng transistorer blir kapasitive, langt mindre at denne økes ved økt størrelse? (Merk at jeg spør i lys av å være elektriker/elektroingeniørstudent og at jeg ikke har inngående kompentanse på elektronikk, men jeg ser ikke bort fra at så mange parallelle ledere som det vil være i en prosessor -kan- resultere i en kapasitiv effekt og i så fall vil jeg gjerne ha en detaljert forklaring for å tilfredsstille nysgjerrigheten min - hvis kapasitansen er et problem; er det da hovedproblemet iforhold til resisitv last eller er de ca like?)

 

Det jeg tenkte når jeg luftet tanken om økt størrelse var at det gir et økt overflateareal som igjen gir økt varmeledningsevne til omgivelsene, men som noen andre påpekte så vil det antakeligvis føre til mer tapt effekt i ledere mellom transistorer (godt poeng).

 

Hvorfor det skal behøve en høyere spenning stiller jeg meg (foreløpig) uforstående til ettersom jeg ikke klarer å se for meg at spenningstapet i de ekstra micrometerene med ledning skulle være noe å kompensere. Dessuten vil jo økt spenning tradisjonelt føre til lavere strøm, og i så henseende har de sikkert utnyttet den effekten til det fulle for flere tiår siden.

[threiran]

Tenk CMOS-teknologi og ikke vanlige BJT-transistorer. I en MOSFET har gate'en en viss parasittisk kapasitans. Større MOSFET = større kapasitans. Når transistoren endrer tilstand må denne kapasitansen lades opp eller ut, så du ønsker liten kapasitans for å få lavt strømtrekk.

 

---

CPL

[sverreb]

Ser at folk nevner at økt størrelse gir økt kapasitans; kan dere forklare dette nærmere? Jeg ser ikke hvordan en gjeng transistorer blir kapasitive, langt mindre at denne økes ved økt størrelse? (Merk at jeg spør i lys av å være elektriker/elektroingeniørstudent og at jeg ikke har inngående kompentanse på elektronikk, men jeg ser ikke bort fra at så mange parallelle ledere som det vil være i en prosessor -kan- resultere i en kapasitiv effekt og i så fall vil jeg gjerne ha en detaljert forklaring for å tilfredsstille nysgjerrigheten min - hvis kapasitansen er et problem; er det da hovedproblemet iforhold til resisitv last eller er de ca like?)

 

I digitallogikk er den maksimale hastigheten (klokkefrekvensen) man kan oppnå gitt av hvor raskt man kan settle (oppnå stabilitet) signalene som går mellom minnelementene. (DFF). D.v.s. logikken er fullt settlet, den er ikke en transmisjonslinje.

 

I en moderne prosess er RC forsinkelser på rutingen* mellom logikkcellene den klart dominerende bidragsyteren til forsinkelse, større avstand gir mer ruting og mer forsinkelse. I tilegg må man ta i betraktning at før full settling er oppnådd må all ruting som skal endre verdi få ledet nok lading inn/ut av seg til å endre spenning. Jo mer kapasitans, jo mer strøm får du.

 

Hvorfor det skal behøve en høyere spenning stiller jeg meg (foreløpig) uforstående til ettersom jeg ikke klarer å se for meg at spenningstapet i de ekstra micrometerene med ledning skulle være noe å kompensere. Dessuten vil jo økt spenning tradisjonelt føre til lavere strøm, og i så henseende har de sikkert utnyttet den effekten til det fulle for flere tiår siden.

 

Man kan kompensere for tregere logikk med høyere spenning. For en gitt R og C gir høyere V kortere settlingtid.

 

Forøvrig er Spenningsfall p.g.a. resistivitet i intern power ruting på en chip i høyeste grad noe man må ta høyde for. Man bruker spesialiserte simulatorverktøy som f.eks redhawk for å analysere spenningsfall og skalere powerrutingen.

 

*) I moderne prosesser er behovet for tett metallruting blitt så stort at for å få tilstrekkelig tverrsnitt på lederne (Unngå for høy R) blir de nå bygd mange ganger høyere enn bredden. Det betyr at gjensidig kapasitans mellom parallelle ledere blir stor. Det betyr også at crosstalk er blitt et vesentlig problem som man må designe seg rundt (Dette er heldigvis automatisert, men tar en del innsats likevel)

 

Tenk CMOS-teknologi og ikke vanlige BJT-transistorer. I en MOSFET har gate'en en viss parasittisk kapasitans. Større MOSFET = større kapasitans. Når transistoren endrer tilstand må denne kapasitansen lades opp eller ut, så du ønsker liten kapasitans for å få lavt strømtrekk.

 

Gatekapasitans er nesten ubetydelig i moderne prosesser. Rutingkapasitans utgjør nesten alt.

[Twinflower]

Takk for utfyllende svar dere to. Det er interessant å se hvilke problemstillinger som gjør seg gjeldende når man befinner seg på så små dimensjoner. Personlig foretrekker jeg kA fremfor nA