Prescott slipper ut 100W varme

[pskard]

Tynn is ja, men den holder akkurat

Hehe godt det da Er tross alt ikke utdannet innen elektro, men som økonom..

 

 

Uansett er lekkasje kun en del av likningen. Intel har et annet problem som AMD ikke har og det er at de, ironisk nok, har så mange MHz.. For hver svingning (Hz) kobles aktive transistorer seg enten av eller på (0 eller 1). Hver gang de svitsjer skjer det et lite effekttap. Når Intel har CPU-er på 3.4 GHz (snart) og AMD kun på 2.4 GHz (også snart) sier det seg selv at Intel sine CPU-er vil skape mer varme grunnet svitsjing. P4 har i tillegg dobleclocket ALU som gjør at dagens P4 3.2 GHz sin ALU opererer på 6.4 GHz (!).

 

Tidligere har AMD hatt langt mindre chips (mm2) og derfor har Intel ikke vært "plaget" av at P4 har et høyere effekttap enn Athlon XP. Prescott og Athlon 64 vil derimot bli like store +- i mm2 (på 90 nm) og da kommer vi nok til å merke at AMD har gått ned i "varmedesitet" (heat density) fra XP, mens Intel vil sette en ny rekord på varme pr mm2 med Prescott.

 

Uansett blir dette ikke noe problem for forbrukeren. En klarer å kjøle med både Athlon64 og Prescott uten for store problemer.

[Simen1]

Vil ikke leak også være proposjonal med F og V^2 ?

 

I så fall er det vel bare å benytte en annen konstant:

 

Effekttap = K x F x V^2

Nå beveger jeg meg nok ut på litt tynn is, men slik jeg har forstått det er hovedproblematikken med Prescott siste leddet altså leak. Leak kommer av at "veggene" i transistorer osv blir så tynne at de "lekker" strøm. Denne problematikken er en av grunnene for at IBM og AMD bruker SOI.

 

Hvor mye CPU-ene lekker vil komme an på volten transistorene mates med. Desto høyere volt en kjører, desto mer vil lekke. Jeg tror også dette vil skalere forholdsvis fort oppover med volten som brukes. Vi kan vel slik sett si at leak blir en funksjon av Volt -> leak(V).

 

Men, som sagt, er det ingen av oss som vet hvordan dette skal regnes ut fordi vi ikke sitter på dataene Intel gjør.

Så vidt jeg har skjønnt så er det ikke resisiv lekasje som er problemet. Problemet er kapasitiv lekasje. (kondensatoreffekt) Det er derfor det er stor forskning og utvikling på low-k materialer og ikke low-conductivity materialer.

 

Som kjent så kan man si at rekatansen ("vekselstrømsmotstanden") synker i en kondensator med økende frekvens. Dette kjenner sikkert mange igjen fra fysikken om beregninger av kapistans i kondensatorer ut fra areal, tykkelse og k-verdien.

 

Når frekvensen blir så høy som i CPU'er (2-3GHz for bærefrekvensen og tilsvarende 5-10GHz for selve switchetidene (rise og fall)) så blir "vekselstrømsmotstanden" veldig lav og man får veldig høye lekkasjestrømmer. Det er derfor jeg sier at lekasjen er proposjonal med frekvensen.

 

Når det er sagt så sies det også her at det er kun når signalene switcher (rise og fall) at kretsen bruker strøm. Det er jo også riktig for enkle kretser. Men i avanserte krester som CPU'er så er switche-tidene forskjøvet i forhold til hverandre. Bare tenk at på 1 klokkesyklys så switcher kanskje 1% av de 100 mill transistorene på chip'en. Når man da tar med at alle transistorene har litt forskjøvne switchetider i forhold til hverandre avhengig av avstand signalene har gått, kapistans, motstand, switcetiden osv så vil statistisk sett hele den kompliserte chippen trekke ca like mye strøm hele tiden. Det varierer kun med antall transistorer som switcher samtidig per klokkesyklus. Det antallet varierer med hvor hardt CPU'en jobber. På idle er det bare en blitteliten brøkdel av transistorene som switcher og dermed er det lite som gir strømpulser og tilhørende lekasjer. Lekasjen varierer altså også med CPU-load.

[Knick Knack]

Fikk litt sånn "godt og blandet" følelse her nå Simen1. Du har mange gode poenger, men de er litt blandet sammen.

 

"kapasitiv lekkasje" eller parasittisk kapasitans oppstår på ymse plasser i transistoren (vi har Cgb som er ønsket, resten er uønsket), men er ikke av særlig bekymring. Den samme effekten oppstår også mellom metall lederne som binder transistorene sammen. Der er parasittiske kapasitanser et stort problem. Dette problemet har forøvrig Intel løst ved å benytte nevnte low-k materiale mellom lederne på 90nm prosessen sin. I transistoren vil en i fremtiden benytte high-k materiale mellom gate og channel slik at isolasjonen kan gjøres tykkere uten at Cgb blir for liten (det er Cgb som gjør at en FET transistor virker).

 

Nå er det også slik at klokke forskyvningen i P4E er mindre enn den tiden signalet benytter gjennom en inverter (minste byggekloss, består av 2 transistorer). Dette skulle tilsi svært høye strømtrekk når klokka svitsjer. Klokka i seg selv er også en av de store effekt slukene i en prosessor. F.eks. på Alpha prosessorene var utgangstransistorene på klokka 10cm (!) bred (da ligger transistorene i et enormt sikksakk mønster på chipen). Klart det går en del strøm når en slik transistor svitsjer, for ikke å snakke og den skogen av transistorer som er koblet direkte til klokka.

 

Som tidligere nevnt er max power ikke et særlig bra mål på effektforbruk. Fant en tabell her:http://www.chip-architect.com/news/2003_08_22_hot_chips.html Merk at McKinley har samme max power som Madison 6M, men forskjellig TDP!

Endret 18. januar 2004 av Knick Knack

[Simen1]

"kapasitiv lekkasje" eller parasittisk kapasitans oppstår på ymse plasser i transistoren (vi har Cgb som er ønsket, resten er uønsket), men er ikke av særlig bekymring. Den samme effekten oppstår også mellom metall lederne som binder transistorene sammen. Der er parasittiske kapasitanser et stort problem. Dette problemet har forøvrig Intel løst ved å benytte nevnte low-k materiale mellom lederne på 90nm prosessen sin.

Jeg vil bare presisere at problemet med kapasitiv lekasje mellom lederne ikke er løst ved å bruke low-k materiale, men bare redusert. Det ideelle materialet ville hatt en k-verdi på null, men slike materialer finnes ikke. Selv ikke vakuum har null i k-verdi.

 

En annen ting er at det ikke bare er intel som har redusert dette problemet ved å bruke low-k materialer. Det har stort sett alle som lager kretser på mindre enn 0,25 mikron littografi. Det er selvfølgelig forskjell på de forskjellige materialene som brukes men et fellestrekk er at alle har en lav k-verdi. (Jeg tror rundt 2,5-3,5 er ganske vanlig, mens IBM hevder å ha kommet helt ned i 1,8 i laboriatorieforsøk, men dette er selvfølgelig ikke produksjonsklart på noen år)

[Knick Knack]

Det er nok rimelig å anta at IBM ligger et steg forran de andre. De har tradisjonelt hatt en stygg vane for å gjøre det.

 

Om problemet er løst eller ikke.. jaja greit... litt pirkete spør du meg.