[Løst]VHDL If syntaks

[GeirGrusom]

Hei

Vi driver med en oppgave i VHDL på skolen der vi skal lage en FSM for en brusautomat.

Jeg tror vi har kommet et stykke, men jeg forstår ikke syntaksen til IF

 

Dette var det første jeg prøvde:

  if reset = '1' then
  akkum <= "0000";
  veksel5 <= '0';
  veksel10 <= '0';
 end if;

som ikke fungerte...

Det så ut til å funke hvis jeg skrev slik:

  if reset = '1' then 
  veksel5 <= '0' AND
  veksel10 <= '0' AND
  akkum <= "0000";
 end if;

Men da fikk vi en snodig feilmelding:

Error (10309): VHDL Interface Declaration error in BrusAutomat.vhd(20): interface object "veksel5" of mode out cannot be read. Change object mode to buffer.

Hva i svarte svingende betyr det?

veksel5 er av typen out std_logic.

[GeirGrusom]

Løst! Det viste seg at vi dummet oss ut.

 

Det skal selvsagt ikke være AND i mellom, feilene vi fikk var fordi vi prøvde å skrive til reset (som er en bryter)

 

Så alt i orden egentlig.