100-kjerner fra Tilera

[Anders Jensen]

RISC er en samlebetegnelse, MIPS er arkitekturen.

I følge ars: "The short-pipeline, in-order, three-issue cores implement a MIPS-derived VLIW ISA with a few important and peculiar features."

 

Så det er litt drygt å kalle det MIPS. MIPS kompatibel software vil ikke kunne kjøre siden VLIW er milevis fra MIPS i instruksjonsformatet selv om hver enkelt instruksjon i "instruksjonspakkene" skulle være MIPS.

 

Forøvrig er det ikke så rart at de har 10x bedre ytelse/watt enn x86 med VLIW. I praksis er nok ytelse/watt forskjellen noe mindre da VLIW naturlig nok har noe høyere peak verdier i forhold til realistiske verdier for ytelse sammenlignet med OoO RISC eller CISC-ish x86.

 

Ellers liker jeg at de går for en kort og relativt sett (for VLIW) smal pipeline. Det bidrar til mindre sprik i ytelse på forskjellige workloads, samt at det er hovedårsaken til de gode ytelse/watt tallene. Det som mangler her er to fat-cores til å ta høy prioritets oppgaver og serielle oppgaver. Så kan det diskuteres hvor godt egnet VLIW er i fat-cores... det er vel ikke den beste kombinasjonen.

Endret 28. oktober 2009 av Anders Jensen

[Del]

Takk for oppklaringen, jeg burde visst bedre enn å stole på en journalist..