Noen som har hørt noen K9-rykter ennå?

[Simen1]

Da K7 (Athlon) ble lansert så hadde det allerede dukket opp litt K8 (Hammer) -rykter.

 

Er det noen som har hørt noen K9-rykter ?

(Tenker da ikke på nye revisjoner av K8/Hammer, som Athlon64, Paris osv, men neste generasjon kjerne)

[mandela]

ja, terminator-chip'en ( T1000)

 

du får unnskylde meg

[Simen1]

ja, terminator-chip'en ( T1000)

De mistet vel prototypen i en stålsmelte i 1992/1993, og oppskriften fra cyberdyne ble visst sprengt i lufta ... desværre ... eller heldigvis, siden vi slapp atomkrig i 1997 ...

 

Men på den andre siden, det skal jo komme en oppfølger, så du kan jo fortsatt håpe...

[mandela]

de har vel begynt allerede med tanke på dato på denne linken:

 

http://www.theinquirer.net/?article=4651

[Kaptein_S]

Så lenge tidsreise er mulig kan de produsere evig med terminator filmer.... adam & eva watch out!

[Dollar]

Rykter....

 

* It seems, K9 will have an integrated DDRII controller

 

* Processor will feature speculative branching (up to 8 branches), and probably some rollback cache in case a branch is predicted wrong...

 

* Processor will probably have 3 (!) fully-fledged õ87 blocks, 3 SSE2 and 2 ALU blocks. Decoders will be capable of organizing them by three (FPU + SSE2 + ALU) for maximum performance.

 

* K9 will possibly utilize AMD’s old patent, describing integrated Peltier element packaging

 

* Processor might have several buffers, a kind of L0 cache. For example, a 4Kb buffer will precede and follow FPU for making its operation (SSE2, 3DNow) continuous.

 

* Ê9 might also support L3 cache for commented code. I.e. decoder will be capable of acting right in L3 inserting comments into special fields.

 

* Pipeline will probably feature 15 ALU stages, 20 FPU stages.

 

* I-cache and decoder will perform at double speed.

 

* AMD might situate L3 cache on crystal using 1T-SRAM.

 

* Hyper Transport II – expected to be something like Octal Data Rate (Yellowstone) with about 1GHz carrier clock. As a result throughput will reach 25Gb/s in 16x16 configuration.

 

* Interprocessor protocol (MOESI) will be updated and improved.

 

* The very fast bus will provide a very interesting feature of sharing free executive units between two processors. I.e. if the first has FPU loaded and the second has it free, then the latter can handle requests from the decoder of the former.

[Simen1]

Jeg har faktisk funnet litt om dette selv også. Både på digitlife og hos aces.

 

PS. Les gjerne min "Odd question" om det kan være en ide å integrere en GPU i CPU'en og om det er en ide å lage en hammer med to kjerner.